FPGA開(kāi)發(fā)實(shí)用教程-基于Xilinx和Verilog HDL（微課版） 課件 【ch13】ADC實(shí)驗(yàn)

ADC實(shí)驗(yàn)卓越工程師培養(yǎng)系列FPGA開(kāi)發(fā)實(shí)用教程——基于Xilinx和VerilogHDL第十三章01實(shí)驗(yàn)內(nèi)容本章通過(guò)學(xué)習(xí)ADC，結(jié)合串口通信實(shí)驗(yàn)，實(shí)現(xiàn)FPGA輸岀8位的正弦波數(shù)據(jù)，使得DAC模塊輸出一個(gè)正弦波信號(hào)。這個(gè)正弦波信號(hào)通過(guò)跳線帽，將DAC模塊的輸出和ADC模塊的輸入連接起來(lái)。然后使用信號(hào)采集工具，通過(guò)串口讀取ADC的數(shù)據(jù)輸出，在PC端中的信號(hào)采集工具中顯示正弦波。實(shí)驗(yàn)內(nèi)容02實(shí)驗(yàn)原理實(shí)驗(yàn)原理2Vpp單端配置輸入如圖13-1所示。A/D轉(zhuǎn)換電路由模擬電壓輸入接口、衰減電路和高速AD芯片AD9280組成。AIN的輸入電壓峰峰值為2V，圖13-2中的電路圖根據(jù)圖13-1設(shè)計(jì)。A/D轉(zhuǎn)換及D/A轉(zhuǎn)換電路原理圖在FPGA高級(jí)開(kāi)發(fā)系統(tǒng)上，XC6SLX16芯片與AD9280芯片的8位輸出數(shù)據(jù)DO?D7和時(shí)鐘CLK連接，在模擬信號(hào)進(jìn)入AD9280芯片之前，經(jīng)過(guò)了AD8065芯片構(gòu)建的衰減電路，衰減以后輸入范圍滿足AD9280芯片的輸入范圍（0?2V）。實(shí)驗(yàn)原理A/D轉(zhuǎn)換硬件電路如圖13-2所示。實(shí)驗(yàn)原理AD9280芯片是ADI公司生產(chǎn)的一款單芯片、8位、32MSPS（MillionSamplesPerSecond，每秒釆樣百萬(wàn)次）模/數(shù)轉(zhuǎn)換器，具有高性能、低功耗的特點(diǎn)。AD9280芯片AD9280芯片引腳如圖13-3所示，表13-1是對(duì)AD9280芯片引腳的說(shuō)明，該芯片有28個(gè)引腳。表13-1AD9280芯片引腳說(shuō)明實(shí)驗(yàn)原理引腳編號(hào)引腳名稱描述1AVSS模擬地2DRVDD數(shù)字驅(qū)動(dòng)電源3，4DNC空引腳5?12D0?D78路模擬信號(hào)輸出13OTR超出范圍指示器14DRVSS數(shù)字地15CLK時(shí)鐘輸入16THREE-STATE該引腳接電源為高阻抗?fàn)顟B(tài)，接地為正常操作，接地即可17STBY該引腳接電源為斷電模式，接地為正常操作，接地即可實(shí)驗(yàn)原理引腳編號(hào)引腳名稱描述18REFSENSE參考選擇，接地即可19CLAMP該引腳接電源為啟用鉗位模式，接地為無(wú)鉗位，接地即可20CLAMPIN鉗位基準(zhǔn)輸入，接地即可21REFTS頂部參考22REFTF頂部參考去耦23MODE模式選擇，接電源24REFBF底部參考去耦25REFBS底部參考26VREF內(nèi)部參考電壓輸出27AIN模擬輸入28AVDD模擬電源AD9280芯片的內(nèi)部功能框圖如圖13-4所示，AD9280芯片在時(shí)鐘（CLK）的驅(qū)動(dòng)下工作，用于控制所有內(nèi)部轉(zhuǎn)換的周期；AD9280芯片內(nèi)置片內(nèi)釆樣保持放大器（SHA），同時(shí)采用多級(jí)差分流水線架構(gòu)，保證了在32MSPS的數(shù)據(jù)轉(zhuǎn)換速率下全溫度范圍內(nèi)無(wú)失碼；AD9280芯片內(nèi)部集成了可編程的基準(zhǔn)源，根據(jù)系統(tǒng)需要也可以選擇外部高精度基準(zhǔn)滿足系統(tǒng)的要求。實(shí)驗(yàn)原理AD9280芯片輸出的數(shù)據(jù)以二進(jìn)制形式表示。當(dāng)輸入的模擬電壓超出量程時(shí)，會(huì)拉高OTR（Out-of-Range）信號(hào)；當(dāng)輸入的模擬電壓在量程范圍內(nèi)時(shí)，OTR信號(hào)為低電平。因此，可以通過(guò)OTR信號(hào)來(lái)判斷輸入的模擬電壓是否在測(cè)量范圍內(nèi)。實(shí)驗(yàn)原理實(shí)驗(yàn)原理AD9280芯片在每個(gè)輸入時(shí)鐘CLOCK的上升沿對(duì)輸入的模擬信號(hào)進(jìn)行一次釆集，釆集數(shù)據(jù)由數(shù)據(jù)總線DATA輸出，每個(gè)時(shí)鐘周期ADC都會(huì)完成一次釆集。模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)并不是當(dāng)前周期就能轉(zhuǎn)換完成的，從釆集模擬信號(hào)開(kāi)始到輸出數(shù)據(jù)為止需要經(jīng)過(guò)3個(gè)時(shí)鐘周期。在時(shí)鐘CLOCK的上升沿釆集的模擬電壓信號(hào)S1,經(jīng)過(guò)3個(gè)時(shí)鐘周期后（實(shí)際上再加上25ns的延遲），輸出轉(zhuǎn)換后的數(shù)據(jù)DATA1。注意，AD9280芯片的最大轉(zhuǎn)換速率為32MSPS，即輸入的時(shí)鐘最大頻率為32MHz。AD9280芯片的時(shí)序圖如圖13-5所示。實(shí)驗(yàn)原理實(shí)驗(yàn)原理AD9280芯片支持輸入的模擬電壓范圍是0?2V，0V對(duì)應(yīng)輸出的數(shù)字信號(hào)為0，2V對(duì)應(yīng)輸出的數(shù)字信號(hào)為255。而AD9708芯片經(jīng)外部電路后，輸出的電壓范圍是-5?+5V，因此在AD9280芯片的模擬輸入端增加電壓衰減電路，使-5?+5V的電壓轉(zhuǎn)換成0?2V。那么實(shí)際上對(duì)于用戶來(lái)說(shuō)，當(dāng)AD9280芯片的模擬輸入接口連接-5V電壓時(shí)，A/D輸出的數(shù)據(jù)為0；當(dāng)AD9280芯片的模擬輸入接口連接+5V電壓時(shí)，A/D輸出的數(shù)據(jù)為255。當(dāng)AD9280芯片模擬輸入端接-5?+5V的變化正弦波電壓信號(hào)時(shí)，其轉(zhuǎn)換后的數(shù)據(jù)也呈正弦波波形變化。ADC實(shí)驗(yàn)內(nèi)部電路圖由u_dac和u_adc模塊組成，其中u_adc模塊的作用是接收來(lái)自AD9280芯片的8位ADC信號(hào)，并且輸出ADC時(shí)鐘及將數(shù)據(jù)發(fā)送到主機(jī)進(jìn)行處理。實(shí)驗(yàn)原理ADC實(shí)驗(yàn)內(nèi)部電路圖u_adc模塊內(nèi)部電路圖分為u_clk_gen_125hz、u_rec_ad_data、u_pack和u_uart_trans模塊。其中，u_clk_gen_125hz產(chǎn)生一個(gè)周期為125Hz的時(shí)鐘，u_rec_ad_data模塊的作用是接收AD9280芯片輸出的A/D數(shù)據(jù)，u_pack模塊對(duì)A/D數(shù)據(jù)進(jìn)行打包處理，u_uart_trans模塊則將打包好的數(shù)據(jù)發(fā)送到上位機(jī)。實(shí)驗(yàn)原理u_adc模塊內(nèi)部電路圖如圖13-7所示。03實(shí)驗(yàn)步驟實(shí)驗(yàn)步驟步驟1：復(fù)制工程文件夾并添加Verilog文件將“D:\Spartan6FPGATest\Material”目錄中的expl2_adc文件夾復(fù)制到“D:\Spartan6FPGATest\Product”目錄中。然后，雙擊運(yùn)行“D:\Spartan6FPGATest\Product\expl2_adc\project”目錄中的dac_to_adc.xise文件打開(kāi)工程，該工程的頂層文件為dac_to_adc.v。步驟2：完善rec_ad_data.v文件將程序清單13-1中的相應(yīng)代碼輸入rec_ad_data.v文件的信號(hào)定義和電路實(shí)現(xiàn)部分，并參考2.3節(jié)步驟5檢查語(yǔ)法，下面對(duì)關(guān)鍵語(yǔ)句進(jìn)行解釋。實(shí)驗(yàn)步驟第9至18行代碼：接收波形數(shù)據(jù)計(jì)數(shù)器，1個(gè)波形數(shù)據(jù)包包含5個(gè)點(diǎn)，每接收到一個(gè)A/D數(shù)據(jù)，s_wave_cnt加1，范圍為0~4。第29至37行代碼：產(chǎn)生數(shù)據(jù)準(zhǔn)備就緒標(biāo)志。在clk_i的上升沿，如果s_wave_cnt為000且s_wave_cnt_reg的值為100，表示波形數(shù)據(jù)包的5個(gè)A/D數(shù)據(jù)準(zhǔn)備就緒，則輸出pct_rec_rdy_o被置1；如果pct_send_rdy_i為高電平，即數(shù)據(jù)已成功發(fā)送到其他模塊，則將輸出pct_rec_rdy_o置0。第39至63行代碼：輸出模塊ID和二級(jí)ID,將串行數(shù)據(jù)ad_data_i根據(jù)計(jì)數(shù)器的值分別輸出到5個(gè)并行輸出pct_datal_o~pct_data5_o，同時(shí)將數(shù)據(jù)包的第6個(gè)數(shù)據(jù)輸出pct_data6_o置為0。實(shí)驗(yàn)步驟實(shí)驗(yàn)步驟步驟3：完善adc.v文件將程序清單13-2中的相應(yīng)代碼輸入adc.v文件的信號(hào)定義、模塊例化和電路實(shí)現(xiàn)部分，并參考2.3節(jié)步驟5檢查語(yǔ)法。實(shí)驗(yàn)步驟實(shí)驗(yàn)步驟步驟4：仿真測(cè)試下面對(duì)工程中的dac_to_adc模塊進(jìn)行仿真。本實(shí)驗(yàn)已經(jīng)提供了完整的測(cè)試文件dactoadctf.v，可以直接參考2.3節(jié)步驟7對(duì)dactoadc模塊進(jìn)行仿真，仿真結(jié)果如圖13-8所示。因?yàn)楸緦?shí)驗(yàn)是將DAC產(chǎn)生的波形連接到ADC中，所以仿真模擬的ADC輸入與DAC輸出是一樣的。可以看到，每接收到5個(gè)波形數(shù)據(jù)，uart_tx_i便