深入分析verilog阻塞和非阻塞賦值

深入分析verilog阻塞和非阻塞賦值學(xué)verilog一個月了，在開發(fā)板上面寫了很多代碼，但是始終對一些問題理解的不夠透徹，這里我們來寫幾個例子仿真出阻塞和非阻塞的區(qū)別，我們先上代碼moduleLED

(

CLK,RSTn,

scan,

flag,

c,

,one,two,three,four);

inputCLK;

inputRSTn;

inputscan;

outputflag,c;

output[3:0]one,two,three,four;/***********************************************************/

regF1,F2;

rega,b;

reg[3:0]one,two,three,four;

/********************信號傳遞之間的非阻塞賦值***************************************/

always@(posedgeCLKornegedgeRSTn)

//

if(!RSTn)

begin

F1<=1'b1;

F2<=1'b1;

end

else

begin

F1<=scan;

F2<=F1;

end

/*******************信號傳遞之間的阻塞賦值****************************************/

always@(posedgeCLKornegedgeRSTn)

//

if(!RSTn)

begin

a=1'b1;

b=1'b1;

end

else

begin

a=scan;

b=a;

end

/******************數(shù)據(jù)加

非阻塞賦值

先判斷后計數(shù)*****************************************/

always@(posedgeCLKornegedgeRSTn)

//one<=

if(!RSTn)

begin

one<=0;

end

else

begin

if(one==14)

one<=0;

else

one<=one+1;

end/***************數(shù)據(jù)加

非阻塞賦值

先計數(shù)后判斷********************************************/

always@(posedgeCLKornegedgeRSTn)

//

two<=

if(!RSTn)

begin

two<=0;

end

else

begin

two<=two+1;

if(two==14)

two<=0;

end

/**************數(shù)據(jù)加

阻塞賦值

先判斷后計數(shù)*********************************************/

always@(posedgeCLKornegedgeRSTn)

//three=

if(!RSTn)

begin

three=0;

end

else

begin

if(three==14)

three=0;

else

three=three+1;

end/*************數(shù)據(jù)加

阻塞賦值

先計數(shù)后判斷**********************************************/

always@(posedgeCLKornegedgeRSTn)

//four=

if(!RSTn)

begin

four=0;

end

else

begin

four=four+1;

if(four==14)

four=0;

end

/****************信號之間傳遞***********************/

assignflag=F2&!F1;assignc

=b

&!a;/***************************************/

endmodule

2、我使用modesim仿真，下面為我的

testbench

`timescale1ps/1psmoduleLED_vlg_tst();//constants

//generalpurposeregistersregeachvec;//testvectorinputregistersregCLK;regRSTn;regscan;//wires

wirec;wireflag;wire[3:0]

four;wire[3:0]

one;wire[3:0]

three;wire[3:0]

two;//assignstatements(ifany)

LEDi1(//portmap-connectionbetweenmasterportsandsignals/registers

.CLK(CLK),

.RSTn(RSTn),

.c(c),

.flag(flag),

.four(four),

.one(one),

.scan(scan),

.three(three),

.two(two));/*initial

begin

//codethatexecutesonlyonce

//insertcodehere-->begin

//-->end

$display("Runningtestbench");

end

always

//optionalsensitivitylist

//@(event1orevent2or....eventn)

begin

//codeexecutesforeveryeventonsensitivitylist

//insertcodehere-->begin

@eachvec;

//-->end

end

endmodule*/initialbeginCLK=0;forever#10CLK=~CLK;

endinitialbeginscan=0;forever#100scan=~scan;

endinitialbeginRSTn=0;#1000RSTn=

1;#1000;#1000;#1000;#1000;#1000;#1000;#1000;#1000;$stop;endendmodule

主要就是初始化一個CLK和scan的信號，然后就是初始化一下復(fù)位，最后就是設(shè)置仿真時間，這樣modesim就不會一直處于仿真狀態(tài)，消耗資源，也可以方便仿真。

其中quartus

與modesim

互相調(diào)用調(diào)試，可以關(guān)注我的博客，這里我就不具體講解了！

3、modesim波形圖

大家注意到紅線框內(nèi)的數(shù)據(jù)變化，就能很清楚的理解阻塞與非阻塞了！

微觀分析阻塞與非阻塞1、上代碼，具體觀察，a,b,c與F1，F(xiàn)2，flage的變化

moduleLED

(

CLK,RSTn,

scan,

flag,

a,b,c,F1,F2,);

inputCLK;

inputRSTn;

inputscan;

outputflag,a,b,c;

outputF1,F2;/***********************************************************/

regF1,F2;

rega,b;

/***********************************************************/

always@(posedgeCLKornegedgeRSTn)

//

if(!RSTn)

begin

F1<=1'b1;

F2<=1'b1;

end

else

begin

F1<=scan;

F2<=F1;

end

/***********************************************************/

always@(posedgeCLKornegedgeRSTn)

//

if(!RSTn)

begin

a=1'b1;

b=1'b1;

end

else

b