基于FPGA的信號去直流系統(tǒng)的設計

基于FPGA的信號去直流系統(tǒng)的設計利用FPGA進行數(shù)字信號處理時，信號中的直流分量通常需要去除，而直流分量在AD前段就存在，如果采用模擬電路去除直流分量比較復雜，因此通常在AD后端數(shù)字域去除直流分量。在FPGA中，常規(guī)去直流的方法是先對信號進行累加，然后對累加值進行移位即可得到直流分量，如累加8192個數(shù)據(jù)，則直流分量可由累加值右移13位得到。本文介紹一種根據(jù)XilinxFPGA中DSP48E1資源設計的去直流模塊，其基本原理采用一階濾波器，如圖1所示，通過一個一階RC電路，在V0端可等效一個低通濾波器，得到直流分量。圖1由上式可推導出，定義系數(shù)，由此可得到下式：由上式可得到如圖2所示結(jié)構(gòu)：圖2仔細觀察發(fā)現(xiàn)圖2中結(jié)構(gòu)與XilinxFPGA的DSP48E1結(jié)構(gòu)十分相似，如圖3所示，兩個結(jié)構(gòu)做了類比，其中Vi-Vo的減法可由DSP48E1中的Pre-Adder實現(xiàn)，k*(vi-vo)的乘法可由DSP48E1中的Multipler實現(xiàn)，而Vo+k*(vi-vo)加法可由DSP48E1中的Accumulator實現(xiàn)。因此實現(xiàn)這個去直流模塊只需1個DSP48E1資源，并且在Xilinx7系列FPGA中，DSP48E1最大支持25-bit的Pre-adder、25*18-bit的Multipler和48-bit的Accumulator，基本可滿足常規(guī)處理。圖3具體實現(xiàn)：在ISE的HDLlanguagetemplate中可以找到DSP48的宏定義，這邊需要用到ADDMACC_MACRO，只需要將這個宏模板拷貝到程序中直接例化即可調(diào)用DSP48，去直流模塊的DSP48E1實現(xiàn)代碼如下所示：moduleDCOff_DSP(inputclk,inputrst,input[15:0]din,output[15:0]dc);wiresigned[31:0]PRODUCT;wiresigned[15:0]K;wiresigned[31:0]ACOUT;assignK=16'h0085;ADDMACC_MACRO#(.DEVICE("7SERIES"),//TargetDevice:"VIRTEX6","SPARTAN6","7SERIES".LATENCY(4),//Desiredclockcyclelatency,0-4.WIDTH_PREADD(16),//Pre-adderinputwidth,1-25.WIDTH_MULTIPLIER(16),//Multiplierinputwidth,1-18.WIDTH_PRODUCT(32)//MACCoutputwidth,1-48)ADDMACC_MACRO_inst(.PRODUCT(PRODUCT),//MACCresultoutput,widthdefinedbyWIDTH_PRODUCTparameter.CARRYIN(1'b0),//1-bitcarry-ininput.CLK(clk),//1-bitclockinput.CE(1'b1),//1-bitclockenableinput.LOAD(1'b1),//1-bitaccumulatorloadinput.LOAD_DATA(PRODUCT),//Accumulatorloaddatainput,widthdefinedbyWIDTH_PRODUCTparameter.MULTIPLIER(K),//Multiplierdatainput,widthdefinedbyWIDTH_MULTIPLIERparameter.PREADD2(-PRODUCT[31:16]),//Preadderdatainput,widthdefinedbyWIDTH_PREADDparameter.PREADD1(din),//Preadderdatainput,widthdefinedbyWIDTH_PREADD