基于VHDL的串行發(fā)送電路設(shè)計

基于VHDL的串行發(fā)送電路設(shè)計1引言隨著電子技術(shù)的發(fā)展，現(xiàn)場可編程門陣列FPGA和復(fù)雜可編程邏輯器件CPLD的出現(xiàn)，使得電子系統(tǒng)的設(shè)計者利用與器件相應(yīng)的電子CAD軟件，在實驗室里就可以設(shè)計自己的專用集成電路ASIC器件。這種可編程ASIC不僅使設(shè)計的產(chǎn)品達到小型化、集成化和高可靠性，而且器件具有用戶可編程特性，大大縮短了設(shè)計周期，減少了設(shè)計費用，降低了設(shè)計風(fēng)險。目前數(shù)字系統(tǒng)的設(shè)計可以直接面向用戶需求，根據(jù)系統(tǒng)的行為和功能要求，自上至下地逐層完成相應(yīng)的描述﹑綜合﹑優(yōu)化﹑仿真與驗證，直到生成器件，實現(xiàn)電子設(shè)計自動化。其中電子設(shè)計自動化（EDA）的關(guān)鍵技術(shù)之一就是可以用硬件描述語言（HDL）來描述硬件電路。VHDL是用來描述從抽象到具體級別硬件的工業(yè)標準語言，它是由美國國防部在80年代開發(fā)的HDL，現(xiàn)在已成為IEEE承認的標準硬件描述語言。VHDL支持硬件的設(shè)計、驗證、綜合和測試，以及硬件設(shè)計數(shù)據(jù)的交換、維護、修改和硬件的實現(xiàn)，具有描述能力強、生命周期長、支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用等優(yōu)點。利用VHDL這些優(yōu)點和先進的EDA工具，根據(jù)具體的實際要求，我們可以自己來設(shè)計串口異步通信電路。2串口異步通信的幀格式和波特率2.1串行異步通信的幀格式在串行異步通信中，數(shù)據(jù)位是以字符為傳送單位，數(shù)據(jù)位的前、后要有起始位、停止位，另外可以在停止位的前面加上一個比特位（bit）的校驗位。其幀格式如圖1所示。起始位是一個邏輯0，總是加在每一幀的開始，為的是提醒數(shù)據(jù)接收設(shè)備接收數(shù)據(jù)，在接收數(shù)據(jù)位過程中又被分離出去。數(shù)據(jù)位根據(jù)串行通信協(xié)議，允許傳輸?shù)淖址L度可以為5、6、7或8位。通常數(shù)據(jù)位為7位或8位，如果要傳輸非ASCII數(shù)據(jù)（假如使用擴展字符設(shè)置的文本或者二進制數(shù)據(jù)），數(shù)據(jù)位格式就需要采用8位。數(shù)據(jù)位被傳輸時從一個字符的最低位數(shù)據(jù)開始，最高位數(shù)據(jù)在最后。例如字母C在ASCII表中是十進制67，二進制的01000011，那么傳輸?shù)膶⑹?1000010。校驗位是為了驗證傳輸?shù)臄?shù)據(jù)是否被正確接收，常見的校驗方法是奇、偶校驗。另外校驗位也可以為0校驗或者1校驗，即不管數(shù)據(jù)位中1的個數(shù)是多少，校驗位始終為0或者1，如果在傳輸?shù)倪^程中校驗位發(fā)生了變化，這就提示出現(xiàn)了某類錯誤。不過，在傳輸數(shù)據(jù)的時候，也可以不用校驗位。停止位，為邏輯1，總在每一幀的末尾，可以是1位、1.5位或者2位。最常用的是1位，超過1位的停止位通常出現(xiàn)在這樣的場合：在處理下一個即將發(fā)送來的字符之前接收設(shè)備要求附加時間。2.2串行異步通信的波特率串行口每秒發(fā)送或接收數(shù)據(jù)的位數(shù)為波特率。若發(fā)送或接收一位數(shù)據(jù)需要時間為t，則波特率為1/t，相應(yīng)的發(fā)送或接收時鐘為1/tHz。發(fā)送和接收設(shè)備的波特率應(yīng)該設(shè)置成一致，如果兩者的波特率不一致，將會出現(xiàn)校驗錯或者幀錯。3串行發(fā)送電路的設(shè)計為簡化電路設(shè)計的復(fù)雜性，采用的幀格式為：1位開始位+8位數(shù)據(jù)位+1位停止位，沒有校驗位，波特率為9600。3.1波特率發(fā)生器的設(shè)計要產(chǎn)生9600波特率，要有一個不低于9600Hz的時鐘才可以。為產(chǎn)生高精度的時鐘，我選了6MHz（6M能整除9600）的晶振來提供外部時鐘。當然，你也可以選其它頻率的時鐘來產(chǎn)生9600Hz的時鐘。對于6MHz時鐘，需要設(shè)計一個625進制的分頻器來產(chǎn)生9600波特率的時鐘信號。用VHDL設(shè)計分頻器較簡單，在這里就不再給出源程序了。3.2發(fā)送電路的設(shè)計根據(jù)采用的幀格式，需要發(fā)送的數(shù)據(jù)為10位（1位開始位、8位數(shù)據(jù)位、1位停止位），在發(fā)送完這10位后，就應(yīng)該停止發(fā)送，并使發(fā)送端電平處于邏輯1，然后等候下次的發(fā)送。下面是實現(xiàn)上述功能的VHDL源程序：libraryieee;useieee.std_logic_1164.all;entityComisport（clk，en:instd_logic;Send_data:instd_logic_vector（9downto0）;serial:outstd_logic）;endcom;architecturecom_arcofcomisbeginprocess（clk）variablecount:integerrange0to9：=0;beginifen=‘0‘thencount：=0;serial=‘1‘;elsifrising_edge（clk）thenifcount=9thenserial=Send_data（9）;elseserial=Send_data（count）;count：=count+1;endif;endif;endprocess;endcom_arc;其中，Send_data（0to9）表示需要發(fā)送的數(shù)據(jù)幀，發(fā)送時，開始位Send_data（0）必須為邏輯0，停止位Send_data（9）必須為邏輯1，否者與硬件電路連接的設(shè)備接收到的數(shù)據(jù)會出現(xiàn)錯誤。在發(fā)送每一幀之前，首先給輸入端en一個低電平脈沖，讓電路復(fù)位（count置0），然后開始發(fā)送。變量count在進程中用來記錄發(fā)送的數(shù)據(jù)數(shù)目，當數(shù)據(jù)幀發(fā)送完后，發(fā)送端就一直發(fā)送停止位（邏輯1）。3.3時序仿真選EDA工具，對VHDL源程序編譯。用的是Altera公司的MAX+plusII9.3Baseline，這個工具支持VHDL的編譯、仿真。圖2是編譯后的仿真結(jié)果，其中，Clk為頻率9600Hz的時鐘，Send_data0為開始位，Send_data［8..0］為數(shù)據(jù)位，Send_data9為停止位。結(jié)果顯示，輸出完全是按數(shù)據(jù)幀格式發(fā)送的。4串行接收電路的設(shè)計接收電路比發(fā)送電路要復(fù)雜，接收電路要時實檢測起始位的到來，一旦檢測到起始位到，就要將這一幀數(shù)據(jù)接收下來。為提高接收的準確性，減少誤碼率，每一位數(shù)據(jù)都用3倍頻的波特率對數(shù)據(jù)進行采樣（如圖3所示），然后對3次采樣結(jié)果進行判決：如果3次采樣中至少有2次為高電平，則接收這一位數(shù)據(jù)被判決為高電平，否者，為低電平。4.1波特率發(fā)生器和采樣時鐘的設(shè)計為完成3次采樣，除了頻率為9600Hz的接收時鐘外，還要有一個3倍頻的采樣時鐘。下面是實現(xiàn)上述功能的VHDL源程序：libraryieee;useieee.std_logic_1164.all;entitycount625isport（clk，en:instd_logic;Clock1，Clock3:outstd_logic）;endcount625;architecturecount625_arcofcount625isbeginprocess（clk，en）variablecount:integerrange0to625：=0;beginifen=‘0‘thenNUll;elsif（rising_edge（clk））thencount：=count+1;ifcount=625thenClock1=‘1‘;count：=0;elseClock1=‘0‘;endif;if（count=100orcount=300orcount=500）thenClock3=‘1‘;elseClock3=‘0‘;endif;endif;endprocess;endcount625_arc;其中clk為6MHz的時鐘；en控制波形的產(chǎn)生；Clock1為9600Hz的接收時鐘；Clock3為3倍頻的采樣時鐘。4.2接收電路的設(shè)計串行接收電路首先要能判斷接收數(shù)據(jù)的到來，即每一幀的開始，然后對數(shù)據(jù)進行3次采樣，最后判決輸出。為簡化設(shè)計，幀格式仍然采用1位開始位+8位數(shù)據(jù)位+1位停止位。下面是設(shè)計的接收電路VHDL程序：libraryieee;useieee.std_logic_1164.all;entitycom_receive10isport（com，clr，clk1，clk3:instd_logic;Q:outstd_logic_vector（0to9）;Valid:outstd_logic）;endcom_receive10;architecturecom_receive10_arcofcom_receive10isSignalEnable:std_logic：=‘1‘;SignalHold:std_logic：=‘0‘;SignalN:std_logic_vector（0to2）：=“000”;beginValid=EnableandHold;process（clk1，clr）variableNum:integerrange0to9：=0;beginifclr=‘0‘thenEnable=‘1‘Num：=0;Q=“0000000000”;elsif（rising_edge（clk1））thenQ（Num）=（N（0）andN（1））or（N（1）andN（2））or（N（0）andN（2））;ifNum=9thenEnable=‘0‘;Num：=0;elseNum：=Num+1;endif;endif;endprocess;process（clk3，clr）variablem:integerrange0to2：=0;beginifclr=‘0‘thenm：=0;elsif（rising_edge（clk3））thenN（m）=com;ifm=2thenm：=0;elsem：=m+1;endif;endif;endprocess;process（clr，com）beginifclr=‘0‘thenHold=‘0‘;elsiffalling_edge（com）thenHold=‘1‘;endif;endprocess;endcom_receive10_arc;其中，N（m）=com用來對波形采樣；Q（Num）=（N（0）andN（1））or（N（1）andN（2））or（N（0）andN（2））是對其中1位數(shù)據(jù)的3次采樣結(jié)果判決；Num用來記錄接收的數(shù)據(jù)位數(shù)；falling_edge（com）是用來時實檢測每一幀的起始位（即下降沿）的到來；Valid=EnableandHold用來輸出到波特率發(fā)生器電路單元控制時鐘的產(chǎn)生，最后將一幀的10位數(shù)據(jù)輸出。用MAX+plusII9.3Baseline將上面兩個VHDL文件制成庫器件，然后在電路圖上調(diào)出來，最后做成的串行接收電路圖如圖4所示。4.3時序仿真時序仿真如圖5所示，Receive為接收到的序列波形，最后結(jié)果：接收到的數(shù)據(jù)位為6D，起始位為0，停止位為1。5結(jié)束語VHDL語言設(shè)計的出現(xiàn)從根本上改變