邏輯實驗多功能電子鐘實現(xiàn)

數(shù)字邏輯實驗——多功能電子鐘實現(xiàn)一、電子鐘功能設計：(1)基本計時功能；(2)整點報時功能；(3)時間校對；(4)鬧鐘功能；(5)秒表功能。實驗目的：掌握組合邏輯電路、時序邏輯電路及數(shù)字邏輯電路系統(tǒng)的設計、安裝、測試方法；進一步鞏固所學的理論知識，提高運用所學知識分析和解決實際問題的能力；初步掌握quartus設計數(shù)字邏輯電路的方法，包括設計輸入、編譯、軟件仿真、下載和硬件仿真等全過程。設計思想及說明：(1)基本計時功能： 要單純實現(xiàn)上述電子鐘的功能是很簡單的，只需要做兩個六十進制計數(shù)器和一個十二進制計數(shù)器就行了，三個計數(shù)器都有CLK時鐘輸入端和CLR置零端，進位輸出以及2組4位BCD碼數(shù)字輸出，將輸出的共6組BCD碼連接到數(shù)碼管輸出顯示。如此即可實現(xiàn)基本的計時功能。(2)整點報時： 整點報時可以由2中方法實現(xiàn)，一是將計時中分鐘向時鐘的進位作為信號啟動整點報時，也可以將時間輸出的分、秒信號輸入或非門，這樣當且僅當時間為0分0秒是或非門輸出為1，并且高電平信號僅持續(xù)1秒，比前者較好。 此外，整點報時還設計了在報時時，同時用閃燈次數(shù)顯示當前時刻。這主要由減一計數(shù)器實現(xiàn)。(3)時間校對功能： 時鐘設置了啟動和停止狀態(tài)，當啟動停止狀態(tài)，阻斷CLK信號及計數(shù)器間進位信號，電子表暫停。用外部輸入脈沖替代時鐘脈沖讓計數(shù)器變化，所以可以用修改時分秒的3個輸入將脈沖信號送給時分秒的3組計時器。這樣，外部手動操作就可以讓計數(shù)器計數(shù)從而達到修改時間的目的。(4)鬧鐘功能： 設置鬧鐘部分，由于鬧鐘設置只精確到分，所以可以用一個60進制計數(shù)器和12進制計數(shù)器相搭配，以兩個輸入來設置鬧鐘，這樣鬧鐘的時間就保存在了兩個計數(shù)器中。 鬧鐘響應部分，將時鐘的時分與鬧鐘計數(shù)器保存的時分比較，相等時則輸出高電平，表示鬧鈴時間到了。在將此高電平信號與clk信號想與，即可得到為時一分鐘的脈沖信號，控制喇叭發(fā)。 考慮到鬧鐘響起時可以按鍵以終止鬧鈴，因而將上述鬧鈴高電平鎖存到D觸發(fā)器中，而將終止鬧鈴的按鍵信號送入D鎖存器的CLR端置零，以實現(xiàn)終止鈴聲。(5)秒表功能： 由于秒表是用來計量精確時間的，其最小時間單位是0.01秒，而不是秒，因為無法使用1Hz的時鐘脈沖信號。而實驗儀器上不提供100Hz的脈沖信號，因而0.01秒只能通過其他時鐘脈沖轉(zhuǎn)換。實驗平臺上提供的1024Hz很接近100的十倍，只需要將1024Hz中均勻的剔除24個脈沖即可近似實現(xiàn)。每0.04秒剔除一個脈沖，1秒內(nèi)即剔除25個，當時間為0.00秒時不進行剔除，這樣基本就實現(xiàn)了1000Hz的近似處理，再將脈沖信號送入十進制計數(shù)器，則計數(shù)器每個循環(huán)產(chǎn)生0.01s，將此信號送入兩個10進制計數(shù)器，計數(shù)獲得0.01s的計數(shù)，再連結(jié)兩個60進制計數(shù)器記錄秒和分鐘，從而實現(xiàn)秒表計數(shù)。 秒表的控制有兩個鍵，一個鍵作為啟動/暫停鍵，連接T觸發(fā)器，用T觸發(fā)器的高低電平來控制1024HzCLk信號的通斷，實現(xiàn)秒表的啟動/暫停，另一個鍵時清零鍵，與各計數(shù)器的置零端相連，用來清空計數(shù)器(因而計數(shù)器選擇為強制置零的74161)；二、模塊設計設計模塊輸入輸出模塊時鐘系統(tǒng)需要外部輸入信號以控制，輸出信號以顯示?？刂颇K由于上述功能并不能同時啟動，需要控制模塊來控制啟動哪個功能模塊。輸出控制模塊時鐘顯示、鬧鐘顯示以及秒表的時間數(shù)字輸出相互間時是獨立的，而數(shù)碼管又數(shù)量有限，無法獨立顯示，只能將3路輸出總線用三態(tài)門控制連到輸出總線上，實現(xiàn)某一路的獨立顯示。計時模塊及時間校對模塊兩模塊都是當前時間數(shù)據(jù)，因而放在一起，方便計時及校對。整點報時模塊輸入時間信號，整點輸出高電平及脈沖信號。鬧鐘設置模塊計數(shù)器相連，用于調(diào)整、保存鬧鐘時間。鬧鐘響應模塊比較當前時間和鬧鐘時間，輸出鈴響脈沖秒表計時模塊由2鍵控制，輸出分秒、1/100秒的計時時間。輸入模塊模塊框圖輸入模塊 控制模塊輸入通道控制模塊輸入通道秒表功能秒表功能計時及時間校對模塊鬧鐘設置鬧鐘設置鬧鐘響應鬧鐘響應整點報時整點報時輸出數(shù)據(jù)輸出數(shù)據(jù)總線控制數(shù)碼管顯示數(shù)據(jù)數(shù)碼管顯示數(shù)據(jù)三、實際電路分析模式控制1.頂層模塊模式控制輸出控制輸出控制鬧鐘響應輸入輸出秒表計時鬧鐘設置時鐘及校對整點報時鬧鐘響應輸入輸出秒表計時鬧鐘設置時鐘及校對整點報時頂層各模塊簡析輸入輸出輸出及引腳定義輸入及引腳定義輸出及引腳定義輸入及引腳定義模式控制4進制計數(shù)器配合2_4譯碼，對輸入脈沖計數(shù)并選擇相應模式。2_4譯碼4進制計數(shù)器2_4譯碼4進制計數(shù)器由T觸發(fā)器搭建的異步4進制計數(shù)器：4_Counter輸出控制用總線三態(tài)門控制，以當前模式作為輸出控制開關：計時、校對將時鐘基本計時、設置電路制成模塊，信號輸入輸出：由60、12進制計數(shù)器搭建的時鐘基本計時、設置電路：STOP經(jīng)由三態(tài)門控制計時進行或停止及時間校對輸入STOP經(jīng)由三態(tài)門控制計時進行或停止及時間校對輸入由74161為主搭建的60進制計數(shù)器60_Counter：由74161和一個T觸發(fā)器搭建的12進制計數(shù)器:12_Counter在基本計時、校對電路中可以看到兩個60進制計數(shù)器后進位信號都經(jīng)由UP_WAVE器件傳給下一計數(shù)器。UP_WAVE是我設計用來將上升的高電平變?yōu)槊}沖信號用的。因為脈沖信號經(jīng)過60進制計數(shù)器后高電平會持續(xù)相當長時間，而計數(shù)器識別有效地只是脈沖上升沿。因而用該電路將脈沖信號在上升端縮短，預防由過長高電平引起的一些錯誤。UP_WAVE狀態(tài)圖：INQQn+1000010110101Qn+1=IN*當且僅當IN此時為1而上個時鐘為0時輸出1輸出整點信號整點報時輸出整點信號輸出點數(shù)脈沖加載此時點數(shù)計時部分分輸出點數(shù)脈沖加載此時點數(shù)計時部分分信號計時部分秒信號上述電路中NUM_WAVE在LDN端高電平且CLR上升沿時加載ABCD，輸出與CLK同步，(DCBA)（二進制）個脈沖。下圖是其電路，主要由減一計數(shù)器實現(xiàn)。NUM_WAVE鬧鐘設置鬧鐘設置由60、12進制計數(shù)器為主構建。Mode[2]做為控制輸入。給無關的信號賦值給無關的信號賦值鬧鐘響應鬧鐘響應由兩個部分：比較、輸出控制。比較部分是用異或門等搭建的相等比較器，而控制部分則是由D鎖存器等構成：CLOCKSQQn+100d001d010d111d0當CLOCK上升為1時鎖存入Q，而S脈沖輸入由清零，可實現(xiàn)當時間到時鈴響，按S鍵鈴滅。由8個異或門和一個或非門構建的相等比較EQAL_CMP用1024Hz脈沖產(chǎn)生0.01s計數(shù)，每秒進位秒表計時用1024Hz脈沖產(chǎn)生0.01s計數(shù)，每秒進位控制秒表的開始暫停清空秒表計數(shù)控制秒表的開始暫停清空秒表計數(shù)3個10進制計數(shù)器開始暫停部分用T觸發(fā)器來控制，每按一次S鍵，T觸發(fā)器狀態(tài)轉(zhuǎn)換，由此控制1024HzCLK的信號輸入開關通斷。3個10進制計數(shù)器用1024HzCLK實現(xiàn)0.01S計數(shù)電路：SEC_CLOCK剔除1024Hz中的24Hz部分剔除1024Hz中的24Hz部分剔除多余脈沖的電路：輸入后面計數(shù)器的數(shù)據(jù)，當且僅當全0-時會阻斷4進制計數(shù)器產(chǎn)生的脈沖當下方電路輸出0信號時D鎖存器置零，進過郁悶，脈沖被剔除，而CLK信號過來后使次態(tài)為1，下一刻起脈沖回復正常對0.01s計數(shù)，每4次發(fā)現(xiàn)出一次脈沖輸入后面計數(shù)器的數(shù)據(jù)，當且僅當全0-時會阻斷4進制