HDL設(shè)計(jì)方法學(xué)簡介

HDL設(shè)計(jì)方法學(xué)簡介數(shù)字電路設(shè)計(jì)方法當(dāng)前的數(shù)字電路設(shè)計(jì)從層次上分可分成以下幾個(gè)層次：算法級設(shè)計(jì)：利用高級語言如C語言及其他一些系統(tǒng)分析工具（如MATLAB）對設(shè)計(jì)從系統(tǒng)的算法級方式進(jìn)行描述。算法級不需要包含時(shí)序信息。RTL級設(shè)計(jì)：用數(shù)據(jù)流在寄存器間傳輸?shù)哪Ｊ絹韺υO(shè)計(jì)進(jìn)行描述。門級：用邏輯級的與、或、非門等門級之間的連接對設(shè)計(jì)進(jìn)行描述。開關(guān)級：用晶體管和寄存器及他們之間的連線關(guān)系來對設(shè)計(jì)進(jìn)行描述。算法級是高級的建模，一般對特大型設(shè)計(jì)或有較復(fù)雜的算法時(shí)使用，特別是通訊方面的一些系統(tǒng)，通過算法級的建模來保證設(shè)計(jì)的系統(tǒng)性能。在算法級通過后，再把算法級用RTL級進(jìn)行描述。門級一般對小型設(shè)計(jì)可適合。開關(guān)級一般是在版圖級進(jìn)行。硬件描述語言在傳統(tǒng)的設(shè)計(jì)方法中，當(dāng)設(shè)計(jì)工程師設(shè)計(jì)一個(gè)新的硬件、一個(gè)新的數(shù)字電路或一個(gè)數(shù)字邏輯系統(tǒng)時(shí)，他或許在CAE工作站上做設(shè)計(jì)，為了能在CAE工作站做設(shè)計(jì)，設(shè)計(jì)者必須為設(shè)計(jì)畫一張線路圖，通常地，線路圖是由表示信號的線和表示基本設(shè)計(jì)單元的符號連在一起組成線路圖，符號取自設(shè)計(jì)者用于構(gòu)造線路圖的零件庫。若設(shè)計(jì)者是用標(biāo)準(zhǔn)邏輯器件（如74系列等）做板極設(shè)計(jì)線路圖，那么在線路圖中，符號取自標(biāo)準(zhǔn)邏輯零件符號庫；若設(shè)計(jì)是進(jìn)行ASIC設(shè)計(jì)，則這些符號取自ASIC庫的可用的專用宏單元。這就是傳統(tǒng)的原理圖設(shè)計(jì)方法。對線路圖的邏輯優(yōu)化，設(shè)計(jì)者或許利用一些EDA工具或者人工地進(jìn)行邏輯的布爾函數(shù)邏輯優(yōu)化。為了能夠?qū)υO(shè)計(jì)進(jìn)行驗(yàn)證，設(shè)計(jì)者必須通過搭個(gè)硬件平臺(tái)（如電路板），對設(shè)計(jì)進(jìn)行驗(yàn)證。隨著電子設(shè)計(jì)技術(shù)的飛速發(fā)展，設(shè)計(jì)的集成度、復(fù)雜度越來越高，傳統(tǒng)的設(shè)計(jì)方法已滿足不了設(shè)計(jì)的要求，因此要求能夠借助當(dāng)今先進(jìn)的EDA工具，使用一種描述語言，對數(shù)字電路和數(shù)字邏輯系統(tǒng)能夠進(jìn)行形式化的描述，這就是硬件描述語言。硬件描述語言HDL（HardwareDescriptionLanguage）是一種用形式化方法來描述數(shù)字電路和數(shù)字邏輯系統(tǒng)的語言。數(shù)字邏輯電路設(shè)計(jì)者可利用這種語言來描述自己的設(shè)計(jì)思想，然后利用EDA工具進(jìn)行仿真，再自動(dòng)綜合到門級電路，最后用ASIC或FPGA實(shí)現(xiàn)其功能。舉個(gè)例子，在傳統(tǒng)的設(shè)計(jì)方法中，對2輸入的與門，我們可能需到標(biāo)準(zhǔn)器件庫中調(diào)個(gè)74系列的器件出來，但在硬件描述語言中，“&”就是一個(gè)與門的形式描述，“C=A&B”就是一個(gè)2輸入與門的描述。而“and”就是一個(gè)與門器件。硬件描述語言發(fā)展至今已有二十多年歷史，當(dāng)今業(yè)界的標(biāo)準(zhǔn)中（IEEE標(biāo)準(zhǔn)）主要有VHDL和VerilogHDL這兩種硬件描述語言。設(shè)計(jì)方法學(xué)當(dāng)前的ASIC設(shè)計(jì)有多種設(shè)計(jì)方法，但一般地采用自頂向下的設(shè)計(jì)方法。隨著技術(shù)的發(fā)展，一個(gè)芯片上往往集成了幾十萬到幾百萬個(gè)器件，傳統(tǒng)的自底向上的設(shè)計(jì)方法已不太現(xiàn)實(shí)。因此，一個(gè)設(shè)計(jì)往往從系統(tǒng)級設(shè)計(jì)開始，把系統(tǒng)劃分成幾個(gè)大的基本的功能模塊，每個(gè)功能模塊再按一定的規(guī)則分成下一個(gè)層次的基本單元，如此一直劃分下去。自頂向下的設(shè)計(jì)方法可用下面的樹狀結(jié)構(gòu)表示：圖1TOP-DOWN設(shè)計(jì)思想通過自頂向下的設(shè)計(jì)方法，可實(shí)現(xiàn)設(shè)計(jì)的結(jié)構(gòu)化，使一個(gè)復(fù)雜的系統(tǒng)設(shè)計(jì)可由多個(gè)設(shè)計(jì)者分工合作；還可以實(shí)現(xiàn)層次化的管理。4.VerilogHDL簡介VerilogHDL是一種硬件描述語言，用于從算法級、RTL級、門級到開關(guān)級的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可介于簡單的門級和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)可按層次描述。4.1歷史VerilogHDL語言最初是于1983年由GatewayDesignAutomation公司為其模擬器產(chǎn)品開發(fā)的硬件建模語言。那時(shí)它只是一種專用語言。由于他們的模擬、仿真器產(chǎn)品的廣泛使用，VerilogHDL作為一種便于使用且實(shí)用的語言逐漸為眾多設(shè)計(jì)者所接受。在一次努力增加語言普及性的活動(dòng)中，VerilogHDL語言于1990年被推向公眾領(lǐng)域。OpenVerilogInternational（OVI）是促進(jìn)Verilog發(fā)展的國際性組織。1992年，OVI決定致力于推廣VerilogOVI標(biāo)準(zhǔn)成為IEEE標(biāo)準(zhǔn)。這一努力最后獲得成功，Verilog語言于1995年成為IEEE標(biāo)準(zhǔn)，稱為IEEEStd1364—1995。完整的標(biāo)準(zhǔn)在Verilog硬件描述語言參考手冊中有詳細(xì)描述。4.2能力對初學(xué)者，可先大致了解一下VerilogHDL所提供的能力，掌握VerilogHDL語言的心子集就可以了。（1）.概述VerilogHDL語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語言。此外，VerilogHDL語言提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。VerilogHDL語言不僅定義了語法，而且對每個(gè)語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進(jìn)行驗(yàn)證。語言從C編程語言中繼承了多種操作符和結(jié)構(gòu)。VerilogHDL提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。但是，VerilogHDL語言的核心子集非常易于學(xué)習(xí)和使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當(dāng)然,完整的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。（2）.主要功能list基本邏輯門，例如and、or和nand等都內(nèi)置在語言中。開關(guān)級基本結(jié)構(gòu)模型，例如pmos和nmos等也被內(nèi)置在語言中?？刹捎萌N不同方式或混合方式對設(shè)計(jì)建模。這些方式包括：行為描述方式—使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式—使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式—使用門和模塊實(shí)例語句描述建模。VerilogHDL中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲(chǔ)元件。能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。設(shè)計(jì)的規(guī)模可以是任意的；語言不對設(shè)計(jì)的規(guī)模（大?。┦┘尤魏蜗拗?。VerilogHDL不再是某些公司的專有語言而是IEEE標(biāo)準(zhǔn)。人和機(jī)器都可閱讀Verilog語言，因此它可作為EDA的工具和設(shè)計(jì)者之間的交互語言。設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開關(guān)級、門級、寄存器傳送級（RTL）到算法級。能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對設(shè)計(jì)完整建模。同一語言可用于生成模擬激勵(lì)和指定測試的驗(yàn)證約束條件，例如輸入值的指定。VerilogHDL能夠監(jiān)控模擬驗(yàn)證的執(zhí)行，即模擬驗(yàn)證執(zhí)行過程中設(shè)計(jì)的值能夠被監(jiān)控和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報(bào)告消息。在行為級描述中，VerilogHDL不僅能夠在RTL級上進(jìn)行設(shè)計(jì)描述，而且能夠在體系