觸發(fā)器 數(shù)據(jù)選擇器和譯碼器實驗報告3

1-裝訂線CPLD/FPGA設(shè)計實驗報告裝訂線實驗名稱：時序電路設(shè)計基礎(chǔ)實驗目的：掌握QuartusII軟件的基本使用方法，完成基本時序電路設(shè)計實驗內(nèi)容：實驗一D觸發(fā)器創(chuàng)建工程工程名稱：dff_asyn 頂層實體文件名：dff_asyn器件： EP1C3T100C6 （要求：Cyclone系列任意器件）創(chuàng)建文件創(chuàng)建VerilogHDL文件，實現(xiàn)同步置數(shù)異步清零帶Q_n輸出的D觸發(fā)器。moduledff_asyn(q,qn,d,clk,set,reset);inputd,clk,set,reset;outputregq,qn;always@(posedgeclkornegedgereset)beginif(~reset)beginq<=1'b0;qn<=1'b1;endelseif(set)beginq<=1'b1;qn<=1'b0;endelsebeginq<=d;qn<=~d;endendendmodule編譯工程報告中下列數(shù)據(jù)是多少仿真電路創(chuàng)建VWF文件設(shè)定“EndTime”為20us在VWF文件中添加NodeORBus編輯波形仿真畫出仿真結(jié)果實驗二數(shù)據(jù)選擇器創(chuàng)建工程工程名稱： mux6_1 頂層實體文件名：mux6_1 器件： EP1C3T100C6 （要求：Cyclone系列任意器件）二、創(chuàng)建文件創(chuàng)建VerilogHDL文件，實現(xiàn)6選1數(shù)據(jù)選擇器。modulemux6_1(out,in0,in1,in2,in3,in4,in5,sel);inputin0,in1,in2,in3,in4,in5;input[2:0]sel;outputregout;always@(in0,in1,in2,in3,in4,in5,sel)case(sel)3'b000:out=in0;3'b001:out=in1;3'b010:out=in2;3'b011:out=in3;3'b100:out=in4;3'b101:out=in5;default:out=3'b111;endcaseendmodule編譯工程報告中下列數(shù)據(jù)是多少四、仿真電路創(chuàng)建VWF文件設(shè)定“EndTime”為20us在VWF文件中添加NodeORBus編輯波形仿真畫出仿真結(jié)果實驗三3-8譯碼器(使用Always語句實現(xiàn))創(chuàng)建工程工程名稱： tt74138 頂層實體文件名：tt74138 器件： EP1C3T100C6 （要求：Cyclone系列任意器件）二、創(chuàng)建文件創(chuàng)建VerilogHDL文件，實現(xiàn)3-8譯碼器(使用Always語句實現(xiàn))。modulett74138(a,y,g1,g2a,g2b);input[2:0]a;inputg1,g2a,g2b;outputreg[7:0]y;always@(a,y,g1,g2a,g2b)beginif(g1&~g2a&~g2b)begincase(a)3'b000:y=8'b1111_1110;3'b001:y=8'b1111_1101;3'b010:y=8'b1111_1011;3'b011:y=8'b1111_0111;3'b100:y=8'b1110_1111;3'b101:y=8'b1101_1111;3'b110:y=8'b1011_1111;3'b111:y=8'b0111_1111;endcaseendelsey=8'b1111_1111;endendmod