FPGA設(shè)計與VHDL實現(xiàn) 課件 第1、2章 EDA技術(shù)概述、FPGACPLD器件

FPGA設(shè)計與VHDL實現(xiàn)EDA技術(shù)概述第一章英特爾FPGA中國創(chuàng)新中心系列叢書普通高等教育”十三五”規(guī)劃教材01EDA技術(shù)及其發(fā)展EDA技術(shù)及其發(fā)展CAD階段電子CAD階段是EDA技術(shù)發(fā)展的早期階段（時間大致為20世紀(jì)70年代至80年代初）。在這個階段，一方面，計算機的功能還比較有限，個人計算機還沒有普及；另一方面，電子設(shè)計軟件的功能也較弱。人們主要借助計算機對所設(shè)計電路的性能進(jìn)行些模擬和預(yù)測；另外，就是完成PCB的布局布線、簡單版圖的繪制等工作。1EDA技術(shù)及其發(fā)展CAE階段集成電路規(guī)模的擴大，電子系統(tǒng)設(shè)計的逐步復(fù)雜，使得電子CAD的工具逐步完善和發(fā)展，尤其是人們在設(shè)計方法學(xué)、設(shè)計工具集成化方面取得了長足的進(jìn)步，EDA技術(shù)進(jìn)入電子CAE階段（時間大致為20世紀(jì)80年代初至90年代初）。在這個階段，各種單點設(shè)計工具、各種設(shè)計單元庫逐漸完備，并且開始將許多單點工具集成在起使用，大大提高了工作效率。2EDA技術(shù)及其發(fā)展EDA階段20世紀(jì)90年代以來，微電子工藝有了顯著的發(fā)展，工藝水平達(dá)到深亞微米級，在個芯片上可以集成數(shù)目上于萬乃至上億的晶體管，芯片的工作速度水平達(dá)到深亞微米級，在個芯片上可以集成數(shù)目上于萬乃至上億的晶體管，芯片的工作速度達(dá)到Gbps級，這樣就對電子設(shè)計的工具提出了更高的要求，也促使設(shè)計工具提高性能。EDA技術(shù)的使用貫穿電子系統(tǒng)開發(fā)的各個層級，比如寄存器傳輸級(RTL)、門級和版圖級；也貫穿電子系統(tǒng)開發(fā)的各個領(lǐng)域，從低頻到高頻電路、從線性到非線性電路、從模擬電路到數(shù)字電路、從PCB到FPGA領(lǐng)域等。302Top-down設(shè)計與IP核復(fù)用Top-down設(shè)計與IP核復(fù)用Top-down設(shè)計Top-down設(shè)計，即自頂向下的設(shè)計。這種設(shè)計方法首先從系統(tǒng)設(shè)計入手，在頂層進(jìn)行功能的劃分；在功能級進(jìn)行仿真、糾錯，并用硬件描述語言進(jìn)行行為描述，然后用綜合工具將設(shè)計轉(zhuǎn)化為門級電路網(wǎng)表，其對應(yīng)的物理實現(xiàn)可以是PLD器件或?qū)Ｓ眉呻娐?ASIC)。在Top-down設(shè)計中，將設(shè)計分成幾個不同的層次：系統(tǒng)級、功能級、門級和開關(guān)級等，按照自上而下的順序，在不同的層次上對系統(tǒng)進(jìn)行描述與仿真。1Top-down設(shè)計與IP核復(fù)用Bottom-up設(shè)計Bottom-up設(shè)計，即自底向上的設(shè)計。Top-down設(shè)計符合人們邏輯思維的習(xí)慣，便于對復(fù)雜的系統(tǒng)進(jìn)行合理的劃分與不斷的優(yōu)化，因此成為主流的設(shè)計思路；不過，Top-down設(shè)計也并非是絕對的，在設(shè)計過程中，有時也帣要用到自底向上的方法，兩者相輔相成。在數(shù)字系統(tǒng)設(shè)計中，應(yīng)以Top-down設(shè)計為主，以Bottom-up設(shè)計為輔。2Top-down設(shè)計與IP核復(fù)用IP復(fù)用技術(shù)與soc電子系統(tǒng)的設(shè)計越向高層發(fā)展，基于IP復(fù)用(IPReuse)的設(shè)計技術(shù)越顯示出優(yōu)越性。IP(IntellectualProperty)原來的含義是指知識產(chǎn)權(quán)、著作權(quán)等，在IC設(shè)計領(lǐng)域，可將其理解為實現(xiàn)某種功能的設(shè)計，IP核(Ip模塊）則是指完成某種功能的設(shè)計模塊。IP核分為硬核、固核和軟核三種類型。3Top-down設(shè)計與IP核復(fù)用IP復(fù)用技術(shù)與soc基于IP核的設(shè)計能節(jié)省開發(fā)時間、縮短開發(fā)周期、避免重復(fù)勞動，因此基于IP復(fù)用的設(shè)計技術(shù)得到廣泛應(yīng)用，但也存在些問題，如IP版權(quán)的保護(hù)、IP的保密、IP間的集成等。微電子工藝的進(jìn)步為SoC的實現(xiàn)提供了硬件基礎(chǔ)，EDA軟件則為SoC實現(xiàn)提供了工具。3Top-down設(shè)計與IP核復(fù)用IP復(fù)用技術(shù)與socPBD的實現(xiàn)依賴于如下關(guān)鍵技術(shù)的突破：高層次系統(tǒng)級的設(shè)計工具、軟／硬件協(xié)同設(shè)計技術(shù)等。303數(shù)字設(shè)計的流程數(shù)字設(shè)計的流程數(shù)字系統(tǒng)的實現(xiàn)主要依賴兩類器件，一種是可編程邏輯器件(PLD),另種是專用集成電路(ASIC),這兩類器件各有優(yōu)點。PLO(FPGNCPLD)是一種半定制的器件，器件內(nèi)已經(jīng)做好各種邏輯資源，用戶只需對器件內(nèi)的資源編程連接就可實現(xiàn)所需的功能，而且可以反復(fù)修改、反復(fù)編程，直至滿足設(shè)計需求，方便性、靈活性高，成本低、風(fēng)險小。數(shù)字設(shè)計的流程專用集成電路(ApplicationSpecificIntegratedCircuit,ASIC)指用全定制方式（版圖級）實現(xiàn)設(shè)計，也稱掩膜(Mask)ASIC。ASIC實現(xiàn)方式能得到功耗更低、面積更省的設(shè)計，它要求設(shè)計者使用版圖編輯工具從晶體管的版圖尺寸、位置及連線進(jìn)行設(shè)計，以得到最優(yōu)性能。版圖設(shè)計好后，還要進(jìn)行一系列檢查和驗證，才可以將得到的標(biāo)準(zhǔn)格式的版圖文件（如CIF、GDSII格式）交廠家(Foundry)進(jìn)行流片。數(shù)字設(shè)計的流程設(shè)計輸入設(shè)計輸入(DesignEntry)是將設(shè)計者設(shè)計的電路以開發(fā)軟件要求的某種形式表達(dá)出來，并輸入相應(yīng)軟件的過程。設(shè)計輸入最常用的是原理圖輸入方式和HDL文本輸入方式。1數(shù)字設(shè)計的流程設(shè)計輸入1.原理圖輸入原理圖(Schematic)是圖形化的表達(dá)方式，它使用元件符號和連線描述設(shè)計。2.HDL文本輸入硬件描述語言CHDL)是種用文本形式描述、設(shè)計電路的語言。1數(shù)字設(shè)計的流程綜合綜合(Synthesis)是一個很重要的步驟，指的是將較高級抽象層次的設(shè)計描述自動轉(zhuǎn)化為較低層次描述的過程。綜合器就是自動實現(xiàn)上述轉(zhuǎn)換的軟件工具?；蛘哒f，綜合器是將原理圖或HDL語言表達(dá)、描述的電路編譯成由與或陣列、RAM、觸發(fā)器、寄存器等邏輯單元組成的電路結(jié)構(gòu)網(wǎng)表的工具。2數(shù)字設(shè)計的流程布局布線布局布線(Place&Route),或者稱為適配(F兀ting),可理解為將綜合生成的電路邏輯網(wǎng)表映射到具體的目標(biāo)器件中實現(xiàn)，并產(chǎn)生最終的可下載文件的過程。布局布線將綜合后的網(wǎng)表文件針對某具體的目標(biāo)器件進(jìn)行邏輯映射，把整個設(shè)計分為多個適合器件內(nèi)部邏輯資源實現(xiàn)的邏輯小塊，并根據(jù)用戶的設(shè)定在速度和面積之間做出選擇或折中；布局是將已分割的邏輯小塊放到器件內(nèi)部邏輯資源的具體位置，并使它們易于連線；布線則利用器件的布線資源完成各功能塊之間和反饋信號之間的連接。3數(shù)字設(shè)計的流程仿真仿真CSimulation)也稱模擬，是對所設(shè)計電路的功能的驗證。用戶可以在設(shè)計過程中對整個系統(tǒng)和各模塊進(jìn)行仿真，即在計算機上用軟件驗證功能是否正確、各部分的時序配合是否準(zhǔn)確。有問題可以隨時進(jìn)行修改，避免了邏輯錯誤。高級的仿真軟件還可以對整個系統(tǒng)設(shè)計的性能進(jìn)行估計。規(guī)模越大的設(shè)計越需要進(jìn)行仿真。仿真包括功能仿真(FunctionSimulation)和時序仿真(TimingSimulation)。4數(shù)字設(shè)計的流程編程配置把適配后生成的編程文件裝入PLD器件中的過程稱為下載。通常將對基于EEPROM工藝的非易失結(jié)構(gòu)CPLD器件的下載稱為編程(Program),而將基于SRAM工藝結(jié)構(gòu)的FPGA器件的下載稱為配置(Configuration)。有兩種常用的編程方式：在系統(tǒng)編程(In-SystemProgrammable,ISP)和用專用的編程器編程，現(xiàn)在的PLD器件一般都支持在系統(tǒng)編程，因此在設(shè)計數(shù)字系統(tǒng)和做PCB時，應(yīng)預(yù)留器件的下載接口。504常用的EDA工具軟件常用的EDA工具軟件EDA工具軟件有兩種分類方法：一種是按公司類別進(jìn)行分類，另一種是按照軟件的功能進(jìn)行分類。1.集成的FPGNCPLD開發(fā)工具集成的FPG兇CPLD開發(fā)工具是由FPG兇CPLD芯片生產(chǎn)廠家提供的，這些工具可以完成從設(shè)計輸入（原理距或HDL)、邏輯綜合、模擬仿真到適配下載等全部工作。常用的EDA工具軟件2.設(shè)計輸入工具輸入工具主要幫助用戶完成原理圖和HDL文本的編輯與輸入工作。好的輸入工具支持多種輸入方式，包括原理圖、HDL文本、波形圖、狀態(tài)機、真值表等。常用的EDA工具軟件3.邏輯綜合器(Synthesizer)邏輯綜合是將設(shè)計者在EDA平臺上編輯輸入的HDL文本、原理圖或狀態(tài)圖描述，依據(jù)給定的硬件結(jié)構(gòu)和約束控制條件進(jìn)行編譯、優(yōu)化和轉(zhuǎn)換，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件的過程。常用的EDA工具軟件4.仿真器仿真工具提供了對設(shè)計進(jìn)行模擬仿真的手段，包括布線以前的功能仿真（前仿真）和布線以后包含延時的時序仿真（后仿真）。仿真器按對設(shè)計語言的處理方式分為兩類：編譯型仿真器和解釋型仿真器。常用的EDA工具軟件5.芯片版圖設(shè)計軟件提供IC版圖設(shè)計工具的著名公司有Synopsys、Cadence、Mentor,Syn.opsys的優(yōu)勢在于其邏輯綜合工具，而Mentor和Cadence則能夠在設(shè)計的各個層次提供全套的開發(fā)工具。05EDA技術(shù)的發(fā)展趨勢EDA技術(shù)的發(fā)展趨勢1.高性能的EDA工具將得到進(jìn)一步發(fā)展隨著市場需求的增長，集成工藝水平及計算機自動設(shè)計技術(shù)的不斷提高，單片系統(tǒng)或系統(tǒng)集成芯片成為IC設(shè)計的主流。感謝觀看，再見！FPGA設(shè)計與VHDL實現(xiàn)英特爾FPGA中國創(chuàng)新中心系列叢書普通高等教育”十三五”規(guī)劃教材FPGA設(shè)計與VHDL實現(xiàn)FPGA/CPLD器件第二章英特爾FPGA中國創(chuàng)新中心系列叢書普通高等教育”十三五”規(guī)劃教材01PLD概述PLD概述PLD的發(fā)展歷程PLD的雛形是20世紀(jì)70年代中期出現(xiàn)的可編程邏輯陣列(ProgrammableLo鄆CArray,PLA),PLA在結(jié)構(gòu)上由可編程的與陣列和可編程的或陣列構(gòu)成，陣列規(guī)模小，編程煩瑣。后來出現(xiàn)了可編程陣列邏輯(ProgrammableArrayLogic,PAL),PAL由可編程的與陣列和固定的或陣列組成，采用熔絲編程工藝，它的設(shè)計較PLA靈活、快速，因而成為第一個得到普遍應(yīng)用的PLD。1PLD概述PLD的發(fā)展歷程20世紀(jì)80年代初，美國的Lattice公司發(fā)明了通用陣列邏輯(GenericArrayLogic,GAL)。GAL器件采用了輸出邏輯宏單元(OLMC)的結(jié)構(gòu)和EEPROM工藝，具有可編程、可擦除、可長期保持?jǐn)?shù)據(jù)的優(yōu)點，使用方便，所以GAL得到了更為廣泛的應(yīng)用。CPLD(ComplexProgrammableLogicDevice),即復(fù)雜可編程邏輯器件，是從EPLD改進(jìn)而來的，采用EEPROM工藝制作。1PLD概述PLD的分類1.按集成度分類集成度是PLD的一項重要指標(biāo)，從集成密度上分，PLD可分為低密度PLD(LDPLD)和高密度PLD(HDPLD),低密度PLD也可稱為簡單PLD(SPLD)。一般按照GAL22Vl0芯片的容亞區(qū)分SPLD和HDPLD。GAL22Vl0的集成度大致在500~750門。2PLD概述PLD的分類（1)簡單的可編程邏輯器件簡單的可編程邏輯器件(SPLD):包括PROM、PLA、PAL和GAL四類器件。以上四類SPLD都是基于“與或“陣列結(jié)構(gòu)的，不過其內(nèi)部結(jié)構(gòu)有明顯區(qū)別，主要表現(xiàn)在與陣列、或陣列是否可編程，輸出電路是否含有存儲元件（如觸發(fā)器），以及是否可以靈活配置（可組態(tài)）方面。2PLD概述PLD的分類（2)高密度可編程邏輯器件高密度可編程邏輯器件CHDPLD):主要包括CPLD和FPGA兩類器件，這兩類器件也是當(dāng)前PLD的主流。2PLD概述PLD的分類（2)高密度可編程邏輯器件高密度可編程邏輯器件CHDPLD):主要包括CPLD和FPGA兩類器件，這兩類器件也是當(dāng)前PLD的主流。2PLD概述按結(jié)構(gòu)特點分類按照不同的內(nèi)部結(jié)構(gòu)可以將PLD分為如下兩類。（1)基于乘積項(Product-Term)結(jié)構(gòu)的PLD（2)基于查找表(LookUpTable,LUT)結(jié)構(gòu)的PLD302PLD的基本原理與結(jié)構(gòu)PLD的基本原理與結(jié)構(gòu)PLD的基本結(jié)構(gòu)任何組合邏輯函數(shù)均可化為“與或“表達(dá)式，用”與門一或門”二級電路實現(xiàn)，而任何時序電路又都可以由組合電路加上存儲元件（觸發(fā)器）構(gòu)成。因此，從原理上說，與或陣列加上觸發(fā)器的結(jié)構(gòu)就可以實現(xiàn)任意的數(shù)字邏輯電路。PLD就是采用這樣的結(jié)構(gòu)，再加上可以靈活配置的互連線，從而實現(xiàn)任意邏輯功能的。1PLD的基本原理與結(jié)構(gòu)PLD電路的表示方法1.PLD緩沖電路的表示PLD的輸入緩沖器和輸出緩沖器都采用互補的結(jié)構(gòu)。2PLD的基本原理與結(jié)構(gòu)PLD電路的表示方法2.PLD與門、或門表示乘積項為P=A·B?C;邏輯關(guān)系為F=P1+P2+P32PLD的基本原理與結(jié)構(gòu)PLD電路的表示方法3.PLD連接的表示"X"表示可編程連接，表示該點既可以連接，也可以斷開，在熔絲編程工藝的PLD(如PAL)中，接通對應(yīng)于熔絲未熔斷，斷開對應(yīng)于熔絲熔斷。2PLD的基本原理與結(jié)構(gòu)PLD電路的表示方法4.邏輯陣列的表示陣列中，與陣列是固定的，或陣列是可編程的，與陣列的輸入變量為A2A1和A0，輸出變量為F1和F0。203低密度PLD的原理與結(jié)構(gòu)低密度PLD的原理與結(jié)構(gòu)PROMPROM開始是作為只讀存儲器出現(xiàn)的，最早的PROM是用熔絲編程的，在20世紀(jì)70年代就開始使用了。從可編程邏輯器件的角度看，可以發(fā)現(xiàn)，地址譯碼器可看成一個與陣列，其連接是固定的；存儲陣列可看成一個或陣列，其連接關(guān)系是可編程的。1低密度PLD的原理與結(jié)構(gòu)PLAPLA在結(jié)構(gòu)上由可編程的與陣列和可編程的或陣列構(gòu)成。PLA只有4個乘積項，實際中的PLA規(guī)模要大一些，典型的結(jié)構(gòu)是16個輸入，32個乘積項，8個輸出。PLA的與陣列、或陣列都可以編程，這種結(jié)構(gòu)的優(yōu)點是芯片的利用率高，節(jié)省芯片面積；缺點是對開發(fā)軟件的要求高，優(yōu)化算法復(fù)雜；此外，器件的運行速度低。2低密度PLD的原理與結(jié)構(gòu)PALPAL在結(jié)構(gòu)上對PLA進(jìn)行了改進(jìn)，PAL的與陣列是可編程的，或陣列是固定的，這樣的結(jié)構(gòu)使得送到或門的乘積項的數(shù)目是固定的，大大簡化了設(shè)計算法。還可看出，PAL22V10器件在輸出端還加入了宏單元結(jié)構(gòu)，宏單元中包含觸發(fā)器，用于實現(xiàn)時序邏輯功能。3低密度PLD的原理與結(jié)構(gòu)GAL1985年，Lattice公司在PAL的基礎(chǔ)上設(shè)計出了GAL器件。GAL首次在PLD上采用EEPROM工藝，使得GAL具有電可擦除重復(fù)編程的特點，解決了熔絲工藝不能重復(fù)編程的問題。GAL器件在與或陣列上沿用PAL的結(jié)構(gòu)，即與陣列可編程，或陣列固定，但在輸出結(jié)構(gòu)上做了較大改進(jìn)，設(shè)計了獨特的輸出邏輯宏單元(OutputLogicMacroCell,OLMC)。404CPLD的原理與結(jié)構(gòu)CPLD的原理與結(jié)構(gòu)宏單元結(jié)構(gòu)我們可以看到每個宏單元是由類似PAL結(jié)構(gòu)的電路構(gòu)成的，包括可編程的與陣列，固定的或陣列。異或門的輸出連接到D觸發(fā)器的輸入端，2選1多路選擇器可以將觸發(fā)器旁路，也可以將三態(tài)緩沖器使能或者連接到與陣列的乘積項。三態(tài)緩沖器的輸出還可以反饋到與陣列。如果三態(tài)緩沖器輸出處于高阻狀態(tài)，那么與之相連的I/0引腳可以用做輸入。1CPLD的原理與結(jié)構(gòu)典型CPLD的結(jié)構(gòu)MAX7000S是Intel早期推出的款CPLD。如圖2.22所示是MAX7000S器件的內(nèi)部結(jié)構(gòu)，主要由以下部件構(gòu)成：宏單元(Macrocells),可編程連線陣列(ProgrammableInterconnetArray,PIA)和1/0控制塊WOControlBlocks)。宏單元是CPLD的基本結(jié)構(gòu)，用來實現(xiàn)邏輯功能；可編程連線負(fù)責(zé)信號傳遞，連接所有的宏單元；I/0控制塊負(fù)責(zé)輸入／輸出的電氣特性控制，比如可以設(shè)定集電極開路輸出、擺率控制和三態(tài)輸出等。205FPGA的原理與結(jié)構(gòu)FPGA的原理與結(jié)構(gòu)查找表結(jié)構(gòu)大部分FPGA器件采用了查找表結(jié)構(gòu)。查找表的原理類似于ROM,其物理結(jié)構(gòu)是靜態(tài)存儲器(SRAM),N個輸入項的邏輯函數(shù)可以由一個2N位容量SRAM來實現(xiàn)，函數(shù)值存放在SRAM中，SRAM的地址線起輸入線的作用，地址即輸入變堡值，SRAM的輸出為邏輯函數(shù)值，由連線開關(guān)實現(xiàn)與其他功能塊的連接。查找表結(jié)構(gòu)的功能非常強。N個輸入的查找表可以實現(xiàn)任意N個輸入變堂的組合邏輯函數(shù)。從理論上講，只要能夠增加輸入信號線和擴大存儲器容量，用查找表就可以實現(xiàn)任意輸入變量的邏輯函數(shù)。1FPGA的原理與結(jié)構(gòu)CycloneIV器件結(jié)構(gòu)CycloneIV器件是Intel與TSMC(臺積電）優(yōu)化制造工藝推出的低成本、低功耗FPGA器件，提供以下兩種型號。?CycloneIVE:低功耗、低成本。?CycloneIVGX:低功耗、低成本，集成了3.125Gbps收發(fā)器。兩種型號器件均采用60run低功耗工藝。206FPGA/CPLD的編程元件FPGA/CPLD的編程元件熔絲型開關(guān)熔絲型開關(guān)是最早的可編程元件，它由可以用電流熔斷的熔絲組成。使用熔絲編程技術(shù)的可編程邏輯器件如PROM、EPLD等。一般在需要編程的互連節(jié)點上設(shè)置相應(yīng)的熔絲開關(guān)，在編程時，根據(jù)設(shè)計的熔絲圖文件，需保持連接的節(jié)點保留熔絲，需去除連接的節(jié)點燒掉熔絲。1FPGA/CPLD的編程元件反熔絲結(jié)構(gòu)熔絲型開關(guān)要求的編程電流大，占用的芯片面積大。為了克服熔絲型開關(guān)的缺點，出現(xiàn)了反熔絲編程技術(shù)。反熔絲技術(shù)主要通過擊穿介質(zhì)來達(dá)到連通的目的。反熔絲元件在未編程時處于開路狀態(tài)，編程時，在其兩端加上編程電壓，反熔絲就會由高阻抗變?yōu)榈妥杩梗瑥亩鴮崿F(xiàn)兩個極間的連通，且在編程電壓撤除后也一直處于導(dǎo)通狀態(tài)。2FPGA/CPLD的編程元件浮柵編程器件浮柵編程技術(shù)包括紫外線擦除、電編程的EPROM、電擦除電編程的EEPROM及Flash閃速存儲器，這三種存儲器都是用浮柵存儲電荷的方法來保存編程數(shù)據(jù)的，因此在斷電時，存儲的數(shù)據(jù)是不會丟失的。EPROM的存儲內(nèi)容不僅可以根據(jù)需要來編制，而且當(dāng)需要更新存儲內(nèi)容時，還可以將原存儲內(nèi)容抹去，再寫入新的內(nèi)容。3FPGA/CPLD的編程元件SRAM編程元件SRAM(StaticRAM)是指靜態(tài)存儲器，大多數(shù)FPGA采用SRAM存儲配置數(shù)據(jù)。一個SRAM單元由兩個CMOS反相器和一個用來控制讀／寫的MOS傳輸開關(guān)構(gòu)成，其中每個CMOS反相器包含兩個晶體管（一個下拉N溝道晶體管和一個上拉P溝道晶體管）。因此，一個SRAM基本單元是由5個或6個晶體管組成的。407邊界掃描測試技術(shù)邊界掃描測試技術(shù)SRAM編程元件隨著器件變得越來越復(fù)雜，對器件的測試變得越來越困難。ASIC電路生產(chǎn)批量小，功能于變?nèi)f化，很難用一種固定的測試策略和測試方法來驗證其功能。為了解決超大規(guī)模集成電路(VLSI)的測試問題，自1986年開始，IC領(lǐng)域的專家成立了聯(lián)合測試行動組CJointTestActionGroup,JTAG),并制定出了IEEE1149.1邊界扣描測試(BoundaryScanTest,BST)技術(shù)規(guī)范。408FPGA/CPLD的編程與配置FPGA/CPLD的編程與配置在系統(tǒng)可編程FPG蟻CPLD都支持在系統(tǒng)可編程功能，所謂在系統(tǒng)可編程(InSystemProgrammable,ISP),指的是對器件、電路板或整個電子系統(tǒng)的邏輯功能可隨時進(jìn)行修改或重構(gòu)的能力。這種重構(gòu)或修改可以發(fā)生在產(chǎn)品設(shè)計、生產(chǎn)過程的任意環(huán)節(jié)，甚至是在交付用戶后。在系統(tǒng)可編程技術(shù)使器件的編程變得容易，允許用戶先制板，后編程，在調(diào)試過程中發(fā)現(xiàn)問題，可在基本不改動硬件電路的前提下，通過對FPGNCPLD的修改設(shè)計和重新配置，實現(xiàn)邏輯功能的改動，使設(shè)計和調(diào)試變得方便。1FPGA/CPLD的編程與配置FPGA器件的配置FPGA器件是基于SRAM結(jié)構(gòu)的，由于SRAM的易失性，每次加電時，配置數(shù)據(jù)都必須重新構(gòu)造。Intel?FPGA器件主要配置方式(ConfigurationScheme)有如下幾種。JTAG方式：用Intel下載電纜通過JTAG接口完成。AS方式(ActiveSerialConfigurationMode):主動串行配置方式，由FPGA器件引導(dǎo)配置過程，它控制外部存儲器和初始化過程。PS方式(PassiveSerialConfigurationMode):被動串行配置方式，由外部主機(Host)控制配置過程。2FPGA/CPLD的編程與配置CycloneIV器件的編程CycloneIV器件支持的配置方式有多種，這里只介紹最常用的三種：JTAG方式、AS方式和PS方式。其中，以JTAG方式和AS方式最為重要。一般的FPGA實驗板，多采用AS+JTAG的方式，這樣可以用JTAG方式調(diào)試，程序調(diào)試無誤之后，再用AS方式把程序燒到配置芯片里去，將配置文件固化到實驗板上，達(dá)到脫機運行的目的。CycloneIV器件的配置方式是通過MSEL引腳設(shè)置為不同的電平組合來選擇的。309Intel的FPGA/CPLDIntel的FPGA/CPLDStratix高端FPGA家族系列Stratix高端FPGA家族(Family)系列從I代、II代發(fā)展到現(xiàn)在的StratixV、Stratix10等。Stratix