數(shù)字電路2014朱數(shù)電

數(shù)字電路

DigitalCircuit

朱亞平

中國傳媒大學(xué)信息工程學(xué)院

主要要求：

掌握組合邏輯電路和時序邏輯電路的概念。

了解組合邏輯電路的特點與描述方法。4.1

概述第四章組合邏輯電路一、組合邏輯電路的概念指任何時刻的輸出僅取決于該時刻輸入信號的組合，而與電路原有的狀態(tài)無關(guān)的電路。

數(shù)字電路根據(jù)邏輯功能特點的不同分為組合邏輯電路時序邏輯電路指任何時刻的輸出不僅取決于該時刻輸入信號的組合，而且與電路原有的狀態(tài)有關(guān)的電路。二、組合邏輯電路的特點與描述方法組合邏輯電路的邏輯功能特點：沒有存儲和記憶功能。

組合電路的組成特點：

由門電路構(gòu)成，不含記憶單元，只存在從輸入到輸出的通路，沒有反饋回路。組合電路的描述方法主要有邏輯表達式、真值表、卡諾圖和邏輯圖等。一、組合邏輯電路的基本分析方法分析思路：基本步驟：根據(jù)給定邏輯電路，找出輸出輸入間的邏輯關(guān)系，從而確定電路的邏輯功能。根據(jù)給定邏輯圖寫出輸出邏輯式，并進行必要的化簡列真值表分析邏輯功能4.2

組合邏輯電路的分析和設(shè)計[例]分析下圖所示邏輯電路的功能。解：(1)寫出輸出邏輯函數(shù)式001010100111(3)分析邏輯功能(2)列邏輯函數(shù)真值表111011101001110010100000YCBA輸出輸入01010000111100001111根據(jù)異或功能可列出真值表如右表；也可先求標準與或式，然后得真值表。后者是分析電路的常用方法，下面介紹之。通過分析真值表特點來說明功能。

A、B、C三個輸入變量中，有奇數(shù)個1時，輸出為1，否則輸出為0。因此，圖示電路為三位判奇電路，又稱奇校驗電路。0101001100111111ABCYY1Y1Y由Si表達式可知，當(dāng)輸入有奇數(shù)個1時，Si

=1，否則Si=0。[例]分析下圖電路的邏輯功能。解：(2)列真值表(1)寫出輸出邏輯函數(shù)式AiBiCi-1CiSiAiBiCi-10100011110

1

1

1

1111011101001110010100000CiSiCi-1BiAi輸出輸入11110000由Ci-1表達式可畫出其卡諾圖為：11101000可列出真值表為(3)分析邏輯功能將兩個一位二進制數(shù)Ai、Bi

與低位來的進

位Ci-1相加，Si為本位和，Ci為向高位產(chǎn)生的

進位。這種功能的電路稱為全加器。二、組合邏輯電路的基本設(shè)計方法設(shè)計思路：基本步驟：分析給定邏輯要求，設(shè)計出能實現(xiàn)該功能的組合邏輯電路。分析設(shè)計要求并列出真值表→求最簡輸出邏輯式→畫邏輯圖。首先分析給定問題，弄清楚輸入變量和輸出變量是哪些，并規(guī)定它們的符號與邏輯取值(即規(guī)定它們何時取值0，何時取值1)

。然后分析輸出變量和輸入變量間的邏輯關(guān)系，列出真值表。根據(jù)真值表用代數(shù)法或卡諾圖法求最簡與或式，然后根據(jù)題中對門電路類型的要求，將最簡與或式變換為與門類型對應(yīng)的最簡式。下面通過例題學(xué)習(xí)如何設(shè)計組合邏輯電路

(一)單輸出組合邏輯電路設(shè)計舉例[例]設(shè)計一個A、B、C三人表決電路。當(dāng)表決某個提案時，多數(shù)人同意，則提案通過，但A具有否決權(quán)。用與非門實現(xiàn)。解：(1)分析設(shè)計要求，列出真值表設(shè)A、B、C

同意提案時取值為1，不同意時取值為0；Y表示表決結(jié)果，提案通過則取值為1，否則取值為0。可得真值表如右。A、B、C三人表決電路多數(shù)人同意，則提案通過，但A具有否決權(quán)111011101001110010100000YCBA輸出輸入0000000011111111110(2)化簡輸出函數(shù)Y=AC+ABABC0100011110

1

1

1

0

0

0

0

0用與非門實現(xiàn)，并求最簡與非式(3)根據(jù)輸出邏輯式畫邏輯圖

(二)多輸出組合邏輯電路設(shè)計舉例解：(2)

求最簡輸出函數(shù)式Ci

=Ai

Bi(3)

畫邏輯圖10110101011000111BiAi輸入CiSi輸出00[例]試設(shè)計半加器電路。將兩個

1位二進制數(shù)相加，而不考慮低位進位的運算電路，稱為半加器。(1)分析設(shè)計要求，列真值表。主要要求：

理解編碼的概念。

理解常用編碼器的類型、邏輯功能和使用方法。4.3.1

編碼器

4.3若干常用的組合邏輯電路一、編碼器的概念與類型編碼將具有特定含義的信息編成相應(yīng)二進制代碼的過程。實現(xiàn)編碼功能的電路編碼器二進制編碼器二-十進制編碼器

優(yōu)先編碼器

編碼器(即Encoder)被編信號二進制代碼編碼器一、普通編碼器特點：任何時刻只允許輸入一個編碼信號。輸入輸出I0I1I2I3I4I5I6I7Y2Y1Y010000000

0

0

001000000

0

0

100100000

0

1

000010000

0

1

100001000

1

0

000000100

1

0

100000010

1

1

000000001

1

1

1例：三位二進制普通編碼器利用無關(guān)項化簡，得：1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0輸出輸入允許同時輸入數(shù)個編碼信號，并只對其中優(yōu)先權(quán)最高的信號進行編碼輸出的電路。普通編碼器在任何時刻只允許一個輸入端請求編碼，否則輸出發(fā)生混亂。二、優(yōu)先編碼器例：8線-3線優(yōu)先編碼器（設(shè)I7優(yōu)先權(quán)最高

I0優(yōu)先權(quán)最低）00

00000000110

0000000101

000000111

00000100

1000110

100101

10111

11Y0Y1Y2I7I6I5I4I3I2I1I0輸出輸入低電平輸入有效選通輸入端（低電平有效）選通輸出端擴展端電路工作但無編碼輸入電路工作有編碼輸入輸出反碼實例：74LS148

（8－3線優(yōu)先編碼器）附加輸出信號的狀態(tài)及含意不可能出現(xiàn)

0

0工作，有輸入

0

1工作，無輸入

1

0不工作

1

1狀態(tài)選通信號選通信號74LS148的功能表輸入輸出1XXXXXXXX11111011111111111010XXXXXXX0000100XXXXXX01001100XXXXX011010100XXXX0111011100XXX01111100100XX011111101100X01111111101000111111111110控制端擴展功能舉例：例： 用兩片8-3線優(yōu)先編碼器構(gòu)成

16-4優(yōu)先編碼器其中，的優(yōu)先權(quán)最高。第一片為高優(yōu)先權(quán)只有(1)無編碼輸入時，(2)才允許工作第(1)片有輸入時，，表示對的編碼低3位輸出應(yīng)是兩片的輸出的“或”輸出是原碼

4.1、4.2、4.3、作業(yè)主要要求：

理解譯碼的概念。

掌握二進制譯碼器CT74LS138的邏輯功能和使用方法。4.3.2

譯碼器理解其他常用譯碼器的邏輯功能和使用方法。掌握用二進制譯碼器實現(xiàn)組合邏輯電路的方法。一、譯碼的概念與類型

譯碼是編碼的逆過程。

將表示特定意義信息的二進制代碼翻譯出來。實現(xiàn)譯碼功能的電路

譯碼器二進制譯碼器二-十進制譯碼器

數(shù)碼顯示譯碼器譯碼器(即Decoder)

二進制代碼

與輸入代碼對應(yīng)的特定信息

譯碼器二、二進制譯碼器將輸入二進制代碼譯成相應(yīng)輸出信號的電路。n位

二進制代碼

2n位

譯碼輸出二進制譯碼器譯碼輸出高電平有效譯碼輸出低電平有效譯碼輸出011111101101110110111000A0A1譯碼輸入0000怎樣寫出輸出端表達式譯碼輸出100011010001001010000100Y3Y2Y1Y0A0A1譯碼輸入74LS138A2A1A0S1Y0Y1Y2Y3Y4Y5Y6Y7

(一

)3線－8線譯碼器CT74LS138簡介

邏輯功能示意圖

(一)

3線－8線譯碼器74LS138簡介

3位二進制碼輸入端8個譯碼輸出端低電平有效。你能簡單敘述一下它的邏輯功能嗎？使能端S1高電平有效，

、

低電平有效，即當(dāng)S1=1，

==0時譯碼，否則禁止譯碼。74HC138的功能表：輸入輸出S1A2A1A00XXXX11111111X1XXX1111111110000111111101000111111101100101111101110011111101111010011101111101011101111110110101111111011101111111輸出端邏輯式怎樣寫？禁止譯碼允許譯碼器工作00000000輸出端一般表達式：輸出邏輯函數(shù)式有什么實際意義？

其輸出端能提供輸入變量的全部最小項。

(二

)用二進制譯碼器實現(xiàn)組合邏輯函數(shù)

(二)

用二進制譯碼器實現(xiàn)組合邏輯函數(shù)由于二進制譯碼器的輸出端能提供輸入變量的全部最小項，而任何組合邏輯函數(shù)都可以變換為最小項之和的標準式，因此用二進制譯碼器和門電路可實現(xiàn)任何組合邏輯函數(shù)。當(dāng)譯碼器輸出低電平有效時，多選用與非門；譯碼器輸出高電平有效時，多選用或門。由于有A、B、C三個變量，故選用3線

-8線譯碼器。解：(1)

根據(jù)邏輯函數(shù)選擇譯碼器[例]試用譯碼器和門電路實現(xiàn)邏輯函數(shù)選用3線-8線譯碼器74LS138，并令A(yù)2=A，A1=B，A0=C。(2)

將函數(shù)式變換為標準與-

或式(3)根據(jù)譯碼器的輸出有效電平確定需用的門電路(4)畫連線圖

74LS138輸出低電平有效，，i=0~7因此，將Y函數(shù)式變換為采用

5輸入與非門，其輸入取自和

。ABCY1S1A0A1A2

74LS138[例]試用譯碼器實現(xiàn)全加器。解：(1)分析設(shè)計要求，列出真值表設(shè)被加數(shù)為Ai

，加數(shù)為Bi

，低位進位數(shù)為Ci-1。輸出本位和為Si

，向高位的進位數(shù)為Ci

。列出全加器的真值表如下：1111110011101010100110110010100110000000CiSiCi-1BiAi輸出輸入(3)選擇譯碼器選用3線–8線譯碼器74LS138。并令A(yù)2=Ai，A1=Bi，A0=Ci-1。(2)根據(jù)真值表寫函數(shù)式(4)根據(jù)譯碼器的輸出有效電平確定需用的門電路(5)畫連線圖

74LS138輸出低電平有效，，i=0~7因此，將函數(shù)式變換為AiCi-1Bi1S1SiA0A1A2

74LS138Ci

(三)譯碼器的擴展

(三)譯碼器的擴展

例如兩片74LS138組成的4線–

16線譯碼器。兩片2線－4線譯碼器怎樣擴展成3線－8線譯碼器？4線－16線譯碼器能否取代3線－8線譯碼器？將BCD碼的十組代碼譯成0~9十個對應(yīng)輸出信號的電路，又稱4線–10線譯碼器。三、二－十進制譯碼器

10個譯碼輸出端，低電平0有效。

8421BCD碼輸入端，從高位到低位依次為A3、A2、A1和A0。111111111111111111111111011111111111111011111111111100111111111111110111111111110101011111111110019101111111100018110111111111107111011111101106111101111110105111110111100104111111011111003111111101101002111111110110001111111111000000A0A1A2A3輸出輸入十進制數(shù)4線-10線譯碼器74LS42真值表00000010001001000111100110101000101100010000000000111111111111111111111111111111111111111111111111111111111111111101111011001111010101無關(guān)項01YA0A1A2數(shù)碼顯示譯碼器譯碼器YYYYYY驅(qū)動器YYYYYYYA3a數(shù)碼顯示器bcdefgbcdefgabcdefga四、數(shù)碼顯示譯碼器

將輸入的BCD碼譯成相應(yīng)輸出信號，以驅(qū)動顯示器顯示出相應(yīng)數(shù)字的電路。

(一)

數(shù)碼顯示譯碼器的結(jié)構(gòu)和功能示意0101a數(shù)碼顯示器bcdefgYA0A1A2數(shù)碼顯示譯碼器譯碼器YYYYYY驅(qū)動器YYYYYYYA3bcdefgabcdefga輸入BCD碼輸出驅(qū)動七段數(shù)碼管顯示相應(yīng)數(shù)字0001七段字符顯示器

四、數(shù)碼顯示譯碼器

將輸入的BCD碼譯成相應(yīng)輸出信號，以驅(qū)動顯示器顯示出相應(yīng)數(shù)字的電路。主要優(yōu)點：字形清晰、工作電壓低、體積小、可靠性高、響應(yīng)速度快、壽命長和亮度高等。

主要缺點：工作電流大，每字段工作電流約10mA。共陽接法

共陰接法

半導(dǎo)體數(shù)碼顯示器內(nèi)部接法COMCOMDPgfedcbaDPgfedcbaCOMCOMVCC+5V串接限流電阻

a~g和DP為低電平時才能點亮相應(yīng)發(fā)光段。

a~g和DP為高電平時才能點亮相應(yīng)發(fā)光段。

RR共陽極共陰極BCD七段字符顯示譯碼器（代碼轉(zhuǎn)換器）7448輸入輸出數(shù)字A3A2A1

A0YaYbYcYdYeYfYg字形

000001111110

100010110000

200101101101

300111111001

401000110011

501011011011

601100011111

701111110000

810001111111

910011110011

1010100001101

1110110011001

1211000100011

1311011001011

1411100001111

1511110000000真值表卡諾圖BCD－七段顯示譯碼器7448的邏輯圖7448的附加控制信號：燈測試輸入當(dāng)時，Ya~Yg全部置為17448的附加控制信號：滅零輸入當(dāng)則滅燈討論：寫出下面電路中F1的最簡與或式，

F2的最簡或與式。BDCAS1SiA0A1A2

74LS138Ci討論：使用如圖所示電路中的譯碼器和與門實現(xiàn)邏輯函數(shù)。

4.5、4.10、4.12、4.14作業(yè)主要要求：理解數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用。理解常用數(shù)據(jù)選擇器的邏輯功能及其使用。掌握用數(shù)據(jù)選擇器實現(xiàn)組合邏輯電路的方法。4.3.3

數(shù)據(jù)選擇器D0YD1D2D34

選

1

數(shù)據(jù)選擇器工作示意圖A1A0一、數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用數(shù)據(jù)選擇器:根據(jù)地址碼的要求，從多路輸入信號中選擇其中一路輸出的電路.又稱多路選擇器(Multiplexer，簡稱MUX)或多路開關(guān)。多路輸入一路輸出地址碼輸入10Y=D1D1常用2選1、4選1、8選1和16選1等數(shù)據(jù)選擇器。

數(shù)據(jù)選擇器的輸入信號個數(shù)N與地址碼個數(shù)n的關(guān)系為

N=2n數(shù)據(jù)分配器:根據(jù)地址碼的要求，將一路數(shù)據(jù)分配到指定輸出通道上去的電路。Demultiplexer，簡稱DMUXY0DY1Y2Y34

路數(shù)據(jù)分配器工作示意圖A1A0一路輸入多路輸出地址碼輸入10Y1=DDCT74LS151A2A1A0D0D7D6D5D4D3D2D1YCT74LS151的邏輯功能示意圖二、數(shù)據(jù)選擇器的邏輯功能及其使用

8選1數(shù)據(jù)選擇器CT74LS1518路數(shù)據(jù)輸入端地址信號輸入端互補輸出端使能端，低電平有效8選1數(shù)據(jù)選擇器CT74LS151真值表CT74LS151A2A1A0D0D7D6D5D4D3D2D1YD71110D60110D51010D40010D31100D20100D11000D000000×××1YA0A1A2輸出輸入因為若A2A1A0=000，則因為若A2A1A0=010，則Y=D0Y=D2CT74LS151輸出函數(shù)表達式1000000000100000D71110D60110D51010D40010D31100D20100D11000D000000×××1YA0A1A2輸出輸入

=m0D0+m1D1+m2D2+m3D3+

m4D4+m5D5+m6D6+m7D7

其輸出端能提供地址輸入變量的全部最小項。

能實現(xiàn)函數(shù)發(fā)生器嗎？怎樣實現(xiàn)？

Y

=m0D0+m1D1+m2D2+m3D3+

m4D4+m5D5+m6D6+m7D7設(shè)：K為選擇器的選擇輸入端數(shù),N為邏輯函數(shù)的變量數(shù)1、N=K2、N<K3、N>K三、用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)[例]試用數(shù)據(jù)選擇器實現(xiàn)函數(shù)

Y=AB+AC+BC。該題可用代數(shù)法或卡諾圖法求解。代數(shù)法求解解：(1)寫出邏輯函數(shù)的最小項表達式(2)

寫出數(shù)據(jù)選擇器的輸出表達式(3)比較

Y和

Y′兩式中最小項的對應(yīng)關(guān)系令A(yù)=A2，B=A1，C=A0為使Y=Y′，應(yīng)令D0=

D1=D2=D4=0D3=

D5=D6=D7=11、N=KY=AB+AC+BC=Y′=選用CT74LS151(4)畫連線圖CT74LS151A2A1A0D0D7D6D5D4D3D2D1YY′ABC1D0D2D1D4D7D6D5D31(1)選擇數(shù)據(jù)選擇器選用CT74LS151(2)畫出

Y和數(shù)據(jù)選擇器輸出

Y

的卡諾圖(3)比較邏輯函數(shù)

Y

和

Y的卡諾圖設(shè)Y=Y

、A=A2、B=A1、C=A0對比兩張卡諾圖后得D0=

D1=D2=D4=0D3=

D5=D6=D7=1(4)畫連線圖ABC0100011110

1

1

1

1

0

0

0

0Y的卡諾圖A2A1A00100011110

D6

D7D5

D3

D0

D1

D2

D4

Y′

的卡諾圖

1

1

1

1

D6

D7D5

D3卡諾圖法求解解：與代數(shù)法所得圖相同[例]試用數(shù)據(jù)選擇器實現(xiàn)函數(shù)

Y=AB+AC+BC。例：用8－1MUX實現(xiàn)一位全減器輸入輸出

AnBnCnDnCn+10000000111010110110110010101001100011111全減器真值表1100100111010001CnBnAnCnBnAnCn+111010001Dn例：用8－1MUX實現(xiàn)F(A,B,C)，其真值表已知。A

B

C

F00000011

0101

0110

1001

1010

1100

1111例：用8－1MUX實現(xiàn)F=X1+X0解：K=3,N=2,N<K,可將MUX某一選擇輸入端接1或0。2、N<K0X1X0F00111A2A1A0012345678--1MUX有兩種方法：擴展法和降維法。⑴擴展法3、N>K例：用雙“四選一”

接成“八選一”⑵降維法（引入變量卡諾圖）一個邏輯函數(shù)卡諾圖的變量數(shù)稱為卡諾圖的維數(shù)。如果把某些變量也作為卡諾圖小方格內(nèi)的值，則會減少卡諾圖的維數(shù)，這種卡諾圖稱為降維卡諾圖。ABC0100011110

10

0

0110

1三維降兩維

0

CAB101010001111000011110

0

00

0

0

0

1

1

1

001

01

1

1ABCD四維降三維三維降兩維ABC0100011110

00

0

1D1D

DAB1010

0CD+C

CCD+CD例:用一個8－1MUX實現(xiàn)F(A,B,C,D)=∑m(1,5,6,7,9,11,12,13,14)0001111000011110

0

1

0

00

1

1

11

1

1

0

0

1

0

1CDAB

D0

D

1

D

D

1BC0100011110AD0D1DD1如果用4－1MUX實現(xiàn)呢？例：用4－1MUX實現(xiàn)F(A,B,C)，其真值表已知。A

B

C

F00000011

0101

0110

1001

1010

1100

1111BC0100011110

01

1

0

1

0

0

1ABC1010

A

A

F利用卡諾圖降維法BCAA討論：圖示是用兩個4選1數(shù)據(jù)選擇器組成的邏輯電路，試寫出輸出端Z與輸入M、N、P、Q之間的邏輯函數(shù)式。已知數(shù)據(jù)選擇器的邏輯函數(shù)式為：討論試用兩片雙4選1數(shù)據(jù)選擇器74HC153和3線－8線譯碼器74HC138接成16選1的數(shù)據(jù)選擇器。討論：圖示電路是由三個2－1MUX組成的電路，試分析其邏輯功能。YSED0D1YSED0D1YSED0D1AB0CC1YY1Y24.16、4.17、4.19、4.21作業(yè)主要要求：

掌握加法器的邏輯功能及應(yīng)用。4.3.4加法器半加器

HalfAdder，簡稱HA。它只將兩個1位二進制數(shù)相加，而不考慮低位來的進位。1011010101100000COSBA輸出輸入一、半加器和全加器輸入輸出

ABCI

SCO

000

00

001

10

010

10

011

01

100

10

101

01

110

01

111

11全加器

FullAdder，簡稱FA。能將本位的兩個二進制數(shù)和相鄰低位來的進位數(shù)進行相加。其低位進位輸出端依次連至相鄰高位的進位輸入端，最低位進位輸入端接地。因此，高位數(shù)的相加必須等到低位運算完成后才能進行，這種進位方式稱為串行進位。運算速度較慢。其進位數(shù)直接由加數(shù)、被加數(shù)和最低位進位數(shù)形成。各位運算并行進行。運算速度快。串行進位加法器超前進位加法器二、多位加法器1.四位串行進位加法器構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。特點：進位信號是由低位向高位逐級傳遞的，速度不高?；驹恚旱趇位的進位輸入信號是兩個第i位加數(shù)以前各位狀態(tài)的函數(shù)，可在相加前由加數(shù)確定。優(yōu)點：快，每一位的和及最后的進位基本同時產(chǎn)生。缺點：電路復(fù)雜。2.超前進位加法器74LS283用加法器設(shè)計組合邏輯電路例：將BCD8421碼轉(zhuǎn)換為余3碼。輸入輸出DCBAY3Y2Y1Y000000011000101000010010100110110010001110101100001101001011110101000101110011100邏輯功能：M＝0時，B0=B，電路執(zhí)行A+B運算；當(dāng)M＝1時，，電路執(zhí)行運算。討論：分析電路的邏輯功能。二進制并行加法/減法器符號位主要要求：

理解加法器的邏輯功能及應(yīng)用。了解數(shù)值比較器的作用。4.3.5數(shù)值比較器

數(shù)值比較器DigitalComparator，又稱數(shù)字比較器。用于比較兩個數(shù)的大小。

(一)

1位數(shù)值比較器輸入輸出ABY(A>B)Y(A<B)Y(A=B)00001010101