實(shí)驗(yàn)六 Verilog設(shè)計(jì)分頻器計(jì)數(shù)器電路答案

實(shí)驗(yàn)六

Verilog設(shè)計(jì)分頻器/計(jì)數(shù)器電路一、實(shí)驗(yàn)?zāi)康?/p>

1、進(jìn)一步掌握最基本時(shí)序電路的實(shí)現(xiàn)方法；

2、學(xué)習(xí)分頻器/計(jì)數(shù)器時(shí)序電路程序的編寫方法；

3、進(jìn)一步學(xué)習(xí)同步和異步時(shí)序電路程序的編寫方法。

二、實(shí)驗(yàn)內(nèi)容

1、用Verilog設(shè)計(jì)一個(gè)10分頻的分頻器，要求輸入為clock（上升沿有效），reset（低電平復(fù)位），輸出clockout為4個(gè)clock周期的低電平，4個(gè)clock周期的高電平），文件命名為fenpinqi10.v。

2、用Verilog設(shè)計(jì)一異步清零的十進(jìn)制加法計(jì)數(shù)器，要求輸入為時(shí)鐘端CLK（上升沿）和異步清除端CLR（高電平復(fù)位），輸出為進(jìn)位端C和4位計(jì)數(shù)輸出端Q，文件命名為couter10.v。

3、用Verilog設(shè)計(jì)8位同步二進(jìn)制加減法計(jì)數(shù)器，輸入為時(shí)鐘端CLK（上升沿有效）和異步清除端CLR（低電平有效），加減控制端UPDOWN，當(dāng)UPDOWN為1時(shí)執(zhí)行加法計(jì)數(shù)，為0時(shí)執(zhí)行減法計(jì)數(shù)；輸出為進(jìn)位端C和8位計(jì)數(shù)輸出端Q，文件命名為couter8.v。

4、用VERILOG設(shè)計(jì)一可變模數(shù)計(jì)數(shù)器，設(shè)計(jì)要求：令輸入信號(hào)M1和M0控制計(jì)數(shù)模，當(dāng)M1M0=00時(shí)為模18加法計(jì)數(shù)器；M1M0=01時(shí)為模4加法計(jì)數(shù)器；當(dāng)M1M0=10時(shí)為模12加法計(jì)數(shù)器；M1M0=11時(shí)為模6加法計(jì)數(shù)器，輸入clk上升沿有效，文件命名為mcout5.v。

5、VerilogHDL設(shè)計(jì)有時(shí)鐘時(shí)能的兩位十進(jìn)制計(jì)數(shù)器，有時(shí)鐘使能的兩位十進(jìn)制計(jì)數(shù)器的元件符號(hào)如圖所示，CLK是時(shí)鐘輸入端，上升沿有效；ENA是時(shí)鐘使能控制輸入端，高電平有效，當(dāng)ENA=1時(shí)，時(shí)鐘CLK才能輸入；CLR是復(fù)位輸入端，高電平有效，異步清零；Q[3..0]是計(jì)數(shù)器低4位狀態(tài)輸出端，Q[7..0]是高4位狀態(tài)輸出端；COUT是進(jìn)位輸出端。三、實(shí)驗(yàn)步驟實(shí)驗(yàn)一：分頻器建立工程創(chuàng)建VerilogHDL文件輸入10分頻器程序代碼并保存進(jìn)行綜合編譯新建波形文件導(dǎo)入引腳設(shè)置信號(hào)源并保存生成網(wǎng)表功能仿真仿真結(jié)果分析由仿真結(jié)果可以看出clockout輸出5個(gè)clock周期的低電平和5個(gè)clock的高電平達(dá)到10分頻的效果，設(shè)計(jì)正確。實(shí)驗(yàn)二：十進(jìn)制加法計(jì)數(shù)器（異步清零）建立工程創(chuàng)建VerilogHDL文件輸入加法計(jì)數(shù)器代碼并保存進(jìn)行綜合編譯新建波形文件導(dǎo)入引腳設(shè)置信號(hào)源并保存生成網(wǎng)表功能仿真仿真結(jié)果分析由仿真結(jié)果可以看出異步清除端CLR高電平時(shí)，輸出Q清零，CLR低電平則Q進(jìn)行1到9的計(jì)數(shù)，超過(guò)9進(jìn)位端C為1，Q從0開始重新計(jì)數(shù)如此循環(huán)。因此設(shè)計(jì)正確。實(shí)驗(yàn)三：8位同步二進(jìn)制加減計(jì)數(shù)器建立工程創(chuàng)建VerilogHDL文件輸入同步8位加減法計(jì)數(shù)器程序代碼并保存進(jìn)行綜合編譯新建波形文件導(dǎo)入引腳設(shè)置信號(hào)源并保存生成網(wǎng)表功能仿真仿真結(jié)果分析由仿真波形圖可以看出當(dāng)時(shí)鐘clock的上升沿到來(lái)時(shí)，clr為低電平時(shí)清零，實(shí)現(xiàn)同步復(fù)位。當(dāng)updown為低電平時(shí)，計(jì)數(shù)器做減法操作；當(dāng)updown為低電平時(shí)，計(jì)數(shù)器做加法操作。所以設(shè)計(jì)正確。實(shí)驗(yàn)四：可變模數(shù)計(jì)數(shù)器建立工程創(chuàng)建VerilogHDL文件輸入可變模數(shù)計(jì)數(shù)器程序代碼并保存modulemcout5_ljj(M1,M0,CLK,out,c,CLR);inputM1,M0,CLK,CLR;outputc;output[5:0]out;regc;reg[5:0]M,N;reg[5:0]out;always@(posedgeCLKorposedgeCLR)beginif(CLR)beginout<=0;N<=0;endelsebeginN<=M;case({M1,M0})'b00:M<=18;'b01:M<=4;'b10:M<=12;'b11:M<=6;endcaseif(N==M)beginif(out==(M-1))beginout<=0;c<=~c;endelsebeginout<=out+1;endendelsebeginout<=0;c<=0;endendendendmodule進(jìn)行綜合編譯新建波形文件導(dǎo)入引腳功能仿真仿真結(jié)果分析當(dāng)M1M0=00時(shí)波形圖，此時(shí)為模18的加法計(jì)數(shù)器當(dāng)M1M0=01時(shí)波形圖，此時(shí)為模4加法計(jì)數(shù)器當(dāng)M1M0=10時(shí)波形圖，此時(shí)為模12加法計(jì)數(shù)器當(dāng)M1M0=01時(shí)波形圖，此時(shí)為模6加法計(jì)數(shù)器實(shí)驗(yàn)五：2位十進(jìn)制計(jì)數(shù)器建立工程創(chuàng)建VerilogHDL文件輸入2位十進(jìn)制計(jì)數(shù)器程序代碼并保存modulecounter8(clk,clr,ena,cout,ql,qh);inputclk,clr,ena;outputcout;output[3:0]ql,qh;reg[3:0]qh,ql;regcout;always@(posedgeclkorposedgeclr)beginif(clr)beginqh<=0;ql<=0;cout<=0;endelseif(ena)beginql<=ql+1;if(ql=='b1010)beginql<=0;qh<=qh+1;if(qh=='b1010)beginqh<=0;cout<=~cout;