《數(shù)字電子技術(shù)與應(yīng)用項(xiàng)目教程》課件 寧慧英 任務(wù)1、2 認(rèn)識(shí)數(shù)字量和邏輯門電路、認(rèn)識(shí)組合邏輯電路

任務(wù)1邏輯筆的設(shè)計(jì)與制作——認(rèn)識(shí)數(shù)字量和邏輯門電路教學(xué)目錄1.1數(shù)制和碼制1.2邏輯代數(shù)121.3邏輯門電路31.4集成門電路的測(cè)試41.5邏輯筆的設(shè)計(jì)與制作5

21.1

數(shù)制和碼制1.1.1數(shù)字電路概述模擬量:它的變化在時(shí)間上和數(shù)值（幅度）上都是連續(xù)的，如電壓量、溫度值等。我們把表示模擬量的信號(hào)叫模擬信號(hào)，把工作在模擬信號(hào)下的電路稱作模擬電路。數(shù)字量:它的變化在時(shí)間上和數(shù)值上都是離散的，或說其變化是發(fā)生在一系列離散的瞬間，如產(chǎn)品的數(shù)目、運(yùn)動(dòng)員的號(hào)碼等。我們把表示數(shù)字量的信號(hào)叫數(shù)字信號(hào)，把工作在數(shù)字信號(hào)下的電路稱作數(shù)字電路。1.1

數(shù)制和碼制1.1.1數(shù)字電路概述相比于模擬電路，數(shù)字電路具有以下特點(diǎn)：1）集成度高。2）工作可靠性好、精度高、抗干擾能力強(qiáng)。采用二進(jìn)制代碼，工作時(shí)只需判斷電平高低或信號(hào)有無，電路實(shí)現(xiàn)簡(jiǎn)單，可靠性高，抗干擾技術(shù)容易實(shí)現(xiàn)。3）存儲(chǔ)方便、保存期長(zhǎng)、保密性好。數(shù)字存儲(chǔ)器件和設(shè)備種類較多，存儲(chǔ)容量大，性能穩(wěn)定，同時(shí)數(shù)字信號(hào)的加密處理方便可靠，不易丟失和被竊。4）數(shù)字電路產(chǎn)品系列多，品種齊全，通用性和兼容性好，使用方便。1.1

數(shù)制和碼制1.1.2數(shù)制1.幾種常見數(shù)制的表示方法數(shù)制就是計(jì)數(shù)的方法，具體地說，就是把多位數(shù)碼中每一位的構(gòu)成方法和進(jìn)位規(guī)則稱為數(shù)制。常見的數(shù)制有十進(jìn)制、二進(jìn)制、八進(jìn)制和十六進(jìn)制等。(1)十進(jìn)制用0、1、2、3、4、5、6、7、8、9十個(gè)數(shù)碼代表一位十進(jìn)制數(shù)的十個(gè)不同狀態(tài)，基數(shù)是10，進(jìn)位規(guī)則為“逢十進(jìn)一”。例如，十進(jìn)制數(shù)169可寫為：1.1

數(shù)制和碼制1.1.2數(shù)制(2)二進(jìn)制二進(jìn)制數(shù)的每位只有0和1兩個(gè)數(shù)碼，基數(shù)為2，進(jìn)位規(guī)則為“逢二進(jìn)一”。二進(jìn)制數(shù)是數(shù)字電路中最基本的數(shù)制。例如，二進(jìn)制數(shù)1011可為：

(3)十六進(jìn)制十六進(jìn)制數(shù)的每位有0、1、2、3、4、5、6、7、8、9以及A（10）、B（11）、C（12）、D（13）、E（14）和F（15）十六個(gè)數(shù)碼，基數(shù)是16，進(jìn)位規(guī)則為“逢十六進(jìn)一”。例如，1.1

數(shù)制和碼制1.1.2數(shù)制(4)八進(jìn)制基數(shù)是8，進(jìn)位規(guī)則為“逢八進(jìn)一”。例如2.不同進(jìn)制數(shù)之間的轉(zhuǎn)換(1)二進(jìn)制、八進(jìn)制、十六進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)

只要將N進(jìn)制數(shù)按權(quán)展開，求出其各位加權(quán)系數(shù)之和，則得相應(yīng)的十進(jìn)制數(shù)。位權(quán)Ni基數(shù)1.1

數(shù)制和碼制1.1.2數(shù)制(2)十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制、八進(jìn)制、十六進(jìn)制數(shù)

將十進(jìn)制正整數(shù)轉(zhuǎn)換為N進(jìn)制數(shù)可以采用除R倒取余法，R代表所要轉(zhuǎn)換成的數(shù)制的基數(shù)。轉(zhuǎn)換步驟：

第一步：把給定的十進(jìn)制數(shù)[N]10除以R，取出余數(shù)，即為最低位數(shù)的數(shù)碼K0。

第二步：將前一步得到的商再除以R，再取出余數(shù)，即得次低位數(shù)的數(shù)碼K1。

以下各步類推，直到商為0為止，最后得到的余數(shù)即為最高位數(shù)的數(shù)碼Kn-1。1.1

數(shù)制和碼制1.1.2數(shù)制【例1-1】將(76)10轉(zhuǎn)換成二進(jìn)制數(shù)。解：則(76)10=(1001100)2。除2倒取余1.1

數(shù)制和碼制1.1.2數(shù)制1.1

數(shù)制和碼制1.1.2數(shù)制【例1-2】將(76)10轉(zhuǎn)換成八進(jìn)制數(shù)。解：則(76)10=(114)8。【例1-3】將(76)10轉(zhuǎn)換成十六進(jìn)制數(shù)。解：則(76)10=(4C)16。除8倒取余除16倒取余1.1

數(shù)制和碼制1.1.2數(shù)制(3)二進(jìn)制數(shù)與八進(jìn)制進(jìn)制數(shù)之間的轉(zhuǎn)換3位二進(jìn)制數(shù)1位八進(jìn)制數(shù)1位八進(jìn)制數(shù)3位二進(jìn)制數(shù)【例1-4】將(10111011.11)2轉(zhuǎn)換成八進(jìn)制數(shù)。解：二進(jìn)制數(shù)010111011.110

八進(jìn)制數(shù)273.6則(10111011.11)2=(273.6)8【例1-5】將(675.4)8轉(zhuǎn)換成二進(jìn)制數(shù)。八進(jìn)制數(shù)675.4二進(jìn)制數(shù)110111101.100則(675.4)8=(110111101.1)2“3位1組”法1.1

數(shù)制和碼制1.1.2數(shù)制(4)二進(jìn)制數(shù)與十六進(jìn)制進(jìn)制數(shù)之間的轉(zhuǎn)換4位二進(jìn)制數(shù)1位十六進(jìn)制數(shù)1位八進(jìn)制數(shù)4位二進(jìn)制數(shù)。【例1-6】將(1011011.11)2轉(zhuǎn)換成十六進(jìn)制數(shù)。解：二進(jìn)制數(shù)01011011.1100

十六進(jìn)制數(shù)5B.C則(1011011.11)2=(5B.C)16【例1-7】將(21A)16轉(zhuǎn)換成二進(jìn)制數(shù)。十六進(jìn)制數(shù)21A二進(jìn)制數(shù)001000011010則(21A)16=(1000011010)2“4位1組”法1.1

數(shù)制和碼制1.1.3碼制二進(jìn)制代碼：采用一定位數(shù)的二進(jìn)制數(shù)碼來表示各種文字、符號(hào)信息。碼制：編制代碼的規(guī)則。

ASCII碼：美國(guó)信息交換標(biāo)準(zhǔn)代碼二-十進(jìn)制碼(BCD碼)：用四位二進(jìn)制數(shù)來表示一位十進(jìn)制數(shù)

數(shù)字電路中用得最多的是BCD碼，其編碼方式有很多種。一般分有權(quán)碼和無權(quán)碼。例如8421BCD碼是一種有權(quán)碼，8421就是指在用4位二進(jìn)制數(shù)碼表示1位十進(jìn)制數(shù)時(shí)，每一位二進(jìn)制數(shù)的權(quán)從高位到低位分別是8、4、2、1。余3碼屬于無權(quán)碼。十進(jìn)制數(shù)用余3碼表示，要比8421BCD碼在二進(jìn)制數(shù)值上多3，故稱余三碼。表1-1幾種常見的BCD編碼十進(jìn)制數(shù)有權(quán)碼無權(quán)碼8421碼5421碼2421碼余格雷碼0000000000000001100001000100010001010000012001000100010010100113001100110011011000104010001000100011101105010110001011100001116011010011100100101017011110101101101001008100010111110101111009100111001111110011011.2

邏輯代數(shù)邏輯變量和邏輯函數(shù)

邏輯變量表示的是事物的兩種對(duì)立的狀態(tài)，只允許取兩個(gè)不同的值，分別是邏輯0和邏輯1。這里0和1不表示具體的數(shù)值，只表示事物相互對(duì)立的兩種狀態(tài)。邏輯變量和普通代數(shù)中的變量一樣，可以用字母A、B、C、…等來表示。

邏輯函數(shù)Y是由邏輯變量A、B、C、…經(jīng)過有限個(gè)基本邏輯運(yùn)算確定的。在數(shù)字邏輯電路中，如果輸入變量A、B、C…的取值確定后，輸出變量Y的值也被唯一確定了，那么我們就稱Y是A、B、C、…的邏輯函數(shù)。邏輯函數(shù)和邏輯變量一樣，都只有邏輯0和邏輯1兩種取值。1.2.1邏輯代數(shù)中的常用運(yùn)算1.基本邏輯運(yùn)算

數(shù)字電路中，利用輸入信號(hào)來反映“條件”，用輸出信號(hào)來反映“結(jié)果”，于是輸出與輸入之間的因果關(guān)系即為邏輯關(guān)系。邏輯代數(shù)中，基本的邏輯關(guān)系有三種，即與邏輯、或邏輯、非邏輯。相對(duì)應(yīng)的基本運(yùn)算有與運(yùn)算、或運(yùn)算、非運(yùn)算。實(shí)現(xiàn)這三種邏輯關(guān)系的電路分別叫做與門、或門、非門。1.2

邏輯代數(shù)

與運(yùn)算也稱邏輯乘，邏輯表達(dá)式為

或1.2.1邏輯代數(shù)中的常用運(yùn)算1.基本邏輯運(yùn)算(1)與邏輯和與運(yùn)算

當(dāng)決定某一事件的所有條件都同時(shí)具備時(shí)，事件的結(jié)果才會(huì)發(fā)生。這種因果關(guān)系就稱為與邏輯。

表1-2與邏輯真值表圖1-1與邏輯電路圖輸入輸出ABY000110110001或運(yùn)算也稱邏輯加，邏輯表達(dá)式為

1.2.1邏輯代數(shù)中的常用運(yùn)算1.基本邏輯運(yùn)算(2)或邏輯和或運(yùn)算

當(dāng)決定某一事件的所有條件都同時(shí)具備時(shí)，事件的結(jié)果才會(huì)發(fā)生。這種因果關(guān)系就稱為或邏輯。

圖1-3或邏輯電路圖圖1-4或門邏輯符號(hào)表1-3或邏輯真值表輸入輸出ABY0001101101111.2.1邏輯代數(shù)中的常用運(yùn)算1.基本邏輯運(yùn)算(3)非邏輯和非運(yùn)算圖1-5非邏輯電路圖

當(dāng)條件不成立時(shí)，結(jié)果就會(huì)發(fā)生，條件成立時(shí)，結(jié)果反而不會(huì)發(fā)生。這種因果關(guān)系稱為非邏輯。非運(yùn)算也稱反運(yùn)算，邏輯表達(dá)式為圖1-6非門邏輯符號(hào)表1-4非邏輯真值表輸入輸出AY01101.2.1邏輯代數(shù)中的常用運(yùn)算2.復(fù)合邏輯運(yùn)算(1)與非邏輯運(yùn)算與非邏輯運(yùn)算是與運(yùn)算和非運(yùn)算的復(fù)合運(yùn)算，即先進(jìn)行與運(yùn)算，而后再進(jìn)行非運(yùn)算。輸入輸出ABY000110111110表1-5與非邏輯真值表與非運(yùn)算的邏輯表達(dá)式為圖1-7與非門邏輯符號(hào)1.2.1邏輯代數(shù)中的常用運(yùn)算2.復(fù)合邏輯運(yùn)算(2)或非邏輯運(yùn)算或非邏輯運(yùn)算是或運(yùn)算和非運(yùn)算的復(fù)合運(yùn)算，即先進(jìn)行或運(yùn)算，而后再進(jìn)行非運(yùn)算。輸入輸出ABY000110111000表1-6或非邏輯真值表或非運(yùn)算的邏輯表達(dá)式為圖1-8或非門邏輯符號(hào)1.2.1邏輯代數(shù)中的常用運(yùn)算2.復(fù)合邏輯運(yùn)算(3)與或非邏輯運(yùn)算與或非邏輯運(yùn)算是與運(yùn)算、或運(yùn)算和非運(yùn)算三種邏輯運(yùn)算的復(fù)合運(yùn)算。與或非運(yùn)算的邏輯表達(dá)式為圖1-9與或非門邏輯結(jié)構(gòu)圖圖1-10與或非門邏輯符號(hào)1.2.1邏輯代數(shù)中的常用運(yùn)算2.復(fù)合邏輯運(yùn)算(4)異或邏輯運(yùn)算

異或邏輯運(yùn)算是只有兩個(gè)輸入變量的運(yùn)算。當(dāng)輸入變量A、B相異時(shí)，輸出Y為1；當(dāng)A、B相同時(shí)，輸出Y為0。表1-7異或邏輯真值表異或運(yùn)算的邏輯表達(dá)式為輸入輸出ABY000110110110圖1-11異或門邏輯符號(hào)1.2.1邏輯代數(shù)中的常用運(yùn)算2.復(fù)合邏輯運(yùn)算(5)同或邏輯運(yùn)算

同或邏輯運(yùn)算是只有兩個(gè)輸入變量的運(yùn)算。當(dāng)輸入變量A、B相同時(shí)，輸出Y為1；當(dāng)A、B相異時(shí)，輸出Y為0。表1-7異或邏輯真值表異或運(yùn)算的邏輯表達(dá)式為輸入輸出ABY000110111001圖1-11同或門邏輯符號(hào)1.2.2邏輯代數(shù)的基本公式及定理1.基本公式(1)常量和變量公式1)0、1律：2)互補(bǔ)律：1)交換律：(2)變量和變量公式2)結(jié)合律：1.2.2邏輯代數(shù)的基本公式及定理(2)變量和變量公式1.基本公式3)分配律：4)重疊律：5)非非律：6)反演律(摩根定理)：1.2.2邏輯代數(shù)的基本公式及定理(1)代入定理2.基本定理在任何一個(gè)含有變量的邏輯等式中，如果用另外一個(gè)邏輯函數(shù)式來代替式中所有的位置，則等式仍然成立，這就是代入定理。對(duì)復(fù)雜邏輯函數(shù)式進(jìn)行運(yùn)算時(shí)，要遵守普通代數(shù)的運(yùn)算規(guī)則，即“先括號(hào)、然后乘法、最后加法”的運(yùn)算優(yōu)先次序。

【例1-8】已知等式成立，試證明等式也成立。1.2.2邏輯代數(shù)的基本公式及定理(1)代入定理2.基本定理解：用Y=B+C代替等式中的變量B，根據(jù)代入定理可得根據(jù)代入定理可以推出反演律對(duì)任意多個(gè)變量都成立，即1.2.2邏輯代數(shù)的基本公式及定理(2)反演定理2.基本定理對(duì)于任意一個(gè)邏輯函數(shù)，若將中所有的“·”換成“+”，“+”換成“·”；所有的“1”換成“0”，“0”換成“1”；所有的原變量換成反變量，反變量換成原變量。那么得到的函數(shù)式就是的反函數(shù)，這就是反演定理。反演定理使用時(shí)要注意兩個(gè)方面：(1)遵守“先括號(hào)、然后乘、最后加”的運(yùn)算優(yōu)先次序。(2)不屬于單個(gè)變量上的非號(hào)做變換時(shí)，仍保持不變。反演定理的應(yīng)用：利用反演定理求函數(shù)式的反函數(shù)式。1.2.2邏輯代數(shù)的基本公式及定理2.基本定理(2)反演定理【例1-9】求下列邏輯函數(shù)的反函數(shù)：①

；②

。解：①

②由于利用反演定理可以直接寫出原函數(shù)式的反函數(shù)式，因此對(duì)于復(fù)雜的函數(shù)，用反演定理來求函數(shù)式的反函數(shù)式要簡(jiǎn)單許多，且不易出錯(cuò)，更能顯示其優(yōu)越性。1.2.2邏輯代數(shù)的基本公式及定理2.基本定理(3)對(duì)偶定理對(duì)偶式的求法是：對(duì)于任意一個(gè)邏輯函數(shù)，若將中所有的“·”換成“”，“”換成“·”；所有的“1”換成“0”，“0”換成“1”。那么得到的函數(shù)式就是的對(duì)偶式。和互為對(duì)偶式。對(duì)偶定理在使用時(shí)也要注意兩個(gè)方面：(1)遵守“先括號(hào)、然后乘、最后加”的運(yùn)算優(yōu)先次序。(2)所有的原、反變量保持不變。

【例1-10】求函數(shù)的對(duì)偶式。解：根據(jù)對(duì)偶式的求法，得Y的對(duì)偶式為1.2.2邏輯代數(shù)的基本公式及定理2.基本定理(3)對(duì)偶定理1.2.2邏輯代數(shù)的基本公式及定理3.幾個(gè)常用公式(1)并項(xiàng)公式(2)吸收公式(3)消去公式(4)多余項(xiàng)公式(5)異或與同或公式1.2.3

邏輯函數(shù)的表達(dá)1.邏輯函數(shù)的表示方法常用的邏輯函數(shù)表示方法有邏輯真值表（簡(jiǎn)稱真值表）、邏輯函數(shù)式（又稱邏輯式或函數(shù)式）、邏輯電路圖（邏輯圖）、卡諾圖等，它們各有特點(diǎn)，又相互聯(lián)系，相互間還可以進(jìn)行轉(zhuǎn)換。(1)真值表對(duì)一個(gè)邏輯函數(shù)來說，如將輸入變量所有可能取值下對(duì)應(yīng)的輸出值用表格的形式羅列出來，即可得到該函數(shù)的真值表。真值表能直觀地反映邏輯變量的取值和函數(shù)值之間的對(duì)應(yīng)關(guān)系，一個(gè)函數(shù)的真值表具有唯一性，直觀、明了。但變量數(shù)比較多時(shí)，取值的組合就太多，應(yīng)用起來太繁瑣。1.2.3

邏輯函數(shù)的表達(dá)1.邏輯函數(shù)的表示方法(2)邏輯函數(shù)式以邏輯變量作為輸入，以運(yùn)算結(jié)果作為輸出，輸出結(jié)果由輸入變量的取值來確定。邏輯函數(shù)式有多種表示形式。邏輯函數(shù)式形式簡(jiǎn)潔，書寫方便，容易利用公式、定理來進(jìn)行相應(yīng)的運(yùn)算、化簡(jiǎn)等，但是缺乏唯一性。(3)邏輯圖將邏輯函數(shù)中各變量的邏輯關(guān)系用相應(yīng)的邏輯電路符號(hào)表示出來，所構(gòu)成的圖稱為邏輯圖。邏輯圖與工程實(shí)際比較接近，根據(jù)邏輯圖實(shí)現(xiàn)具體電路是較容易的，但邏輯圖也沒有唯一性。1.2.3

邏輯函數(shù)的表達(dá)1.邏輯函數(shù)的表示方法(4)卡諾圖

諾圖是根據(jù)真值表按一定規(guī)則畫出的一種方格圖，卡諾圖有真值表的特點(diǎn)?？ㄖZ圖在簡(jiǎn)化邏輯函數(shù)時(shí)比較直觀、容易掌握。它的缺點(diǎn)在于變量增加后，用卡諾圖表示邏輯函數(shù)將變得較復(fù)雜，邏輯函數(shù)的簡(jiǎn)化也顯得困難。(5)波形圖

波形圖是指能反映輸出變量與輸入變量隨時(shí)間變化的圖形，又稱時(shí)序圖。波形圖能直觀地表達(dá)出輸入變量和函數(shù)之間隨時(shí)間變化的規(guī)律，讓我們隨時(shí)觀察數(shù)字電路的工作情況。1.2.3

邏輯函數(shù)的表達(dá)2.各種表示方法間的相互轉(zhuǎn)換(1)真值表轉(zhuǎn)換為邏輯表達(dá)式把真值表中輸出為“1”的項(xiàng)對(duì)應(yīng)的組合取出，取值為1的輸入變量用原變量表示，取值為0的輸入變量用反變量表示，各變量取值間用邏輯與組合在一起，構(gòu)成一個(gè)乘積項(xiàng)，各組乘積項(xiàng)相加即為對(duì)應(yīng)的函數(shù)式。A

B

CY000001010011100101110111000101111.2.3

邏輯函數(shù)的表達(dá)(2)邏輯函數(shù)表達(dá)式轉(zhuǎn)換為真值表把函數(shù)式中各輸入變量的所有取值分別代入原函數(shù)式中進(jìn)行計(jì)算，將計(jì)算結(jié)果列表表示，即為對(duì)應(yīng)的真值表。2.各種表示方法間的相互轉(zhuǎn)換(3)邏輯函數(shù)表達(dá)式轉(zhuǎn)換為邏輯圖

把邏輯函數(shù)表達(dá)式中運(yùn)算符號(hào)用相應(yīng)的邏輯圖形符號(hào)代替，并按照運(yùn)算優(yōu)先順序?qū)⑦@些圖形符號(hào)連接起來，即可得到邏輯圖。(4)邏輯圖轉(zhuǎn)換為邏輯函數(shù)表達(dá)式

依次將邏輯圖中的每個(gè)門的輸出列出，一級(jí)一級(jí)列寫下去，最后即可得到它的邏輯函數(shù)表達(dá)式。1.2.3

邏輯函數(shù)的表達(dá)2.各種表示方法間的相互轉(zhuǎn)換【例1-11】如圖1-13所示，利用單刀雙擲開關(guān)來控制樓梯照明燈的電路。要求上樓時(shí)，先在樓下開燈，上樓后在樓上順手把燈關(guān)掉；下樓時(shí)，可在樓上開燈，下樓后再把燈關(guān)掉。試用上述的五種邏輯函數(shù)的表示方法，來描述此實(shí)際的邏輯問題。圖1-13例1-11電路圖解：分析電路可知，只有當(dāng)兩個(gè)開關(guān)同時(shí)扳上或扳下時(shí)燈才亮，開關(guān)扳到一上一下時(shí)，燈就滅。設(shè)開關(guān)為輸入變量，分別用A和B表示，燈為輸出變量，用Y表示。用0和1來表示開關(guān)和燈的狀態(tài)，規(guī)定用1表示開關(guān)上扳，用0表示開關(guān)下扳；用1表示燈亮，用0表示燈滅。

1.2.3

邏輯函數(shù)的表達(dá)2.各種表示方法間的相互轉(zhuǎn)換1)列出真值表輸入輸出ABY0001101110012)寫邏輯表達(dá)式3)畫邏輯圖4)畫波形圖1.2.4

邏輯函數(shù)的化簡(jiǎn)1.公式化簡(jiǎn)法(1)邏輯表達(dá)式的表示形式函數(shù)形式通常有與-或式、與非-與非式、或-非式、與或-非式、或非-或非式、或-與式等。廣泛使用的最簡(jiǎn)形式1.2.4

邏輯函數(shù)的化簡(jiǎn)1.公式化簡(jiǎn)法(2)公式化簡(jiǎn)法的常用方法1)并項(xiàng)法利用公式【例1】將函數(shù)化簡(jiǎn)成最簡(jiǎn)與或式。解：化簡(jiǎn)過程如下：公式法化簡(jiǎn)就是反復(fù)利用邏輯代數(shù)的基本公式和常用公式，通過消去函數(shù)式中多余的乘積項(xiàng)和各乘積項(xiàng)中多余的因子來簡(jiǎn)化邏輯函數(shù)的。2)吸收法利用公式

【例2】化簡(jiǎn)函數(shù)。解：化簡(jiǎn)過程如下：1.2.4

邏輯函數(shù)的化簡(jiǎn)1.公式化簡(jiǎn)法(2)公式化簡(jiǎn)法的常用方法1.2.4

邏輯函數(shù)的化簡(jiǎn)1.公式化簡(jiǎn)法利用公式【例3】化簡(jiǎn)函數(shù)解：化簡(jiǎn)過程如下：3)消項(xiàng)法(2)公式化簡(jiǎn)法的常用方法1.2.4

邏輯函數(shù)的化簡(jiǎn)1.公式化簡(jiǎn)法(2)公式化簡(jiǎn)法的常用方法4.配項(xiàng)法利用公式【例4】化簡(jiǎn)函數(shù)解：化簡(jiǎn)過程如下：1.2.4

邏輯函數(shù)的化簡(jiǎn)2.卡諾圖化簡(jiǎn)法(1)邏輯函數(shù)的最小項(xiàng)1)最小項(xiàng)的定義在有n個(gè)變量的函數(shù)中，如果m是包含n個(gè)因子的乘積項(xiàng)，且這個(gè)變量均以原變量或反變量的形式出現(xiàn)且僅出現(xiàn)一次，那么該乘積項(xiàng)m就定義為n變量函數(shù)的最小項(xiàng)。如在三變量（A、B、C）函數(shù)中，就有8個(gè)最小項(xiàng)，即把最小項(xiàng)的原變量記作1，反變量記作0，這樣每個(gè)最小項(xiàng)表示為一個(gè)二進(jìn)制數(shù)，轉(zhuǎn)換成相對(duì)應(yīng)的十進(jìn)制數(shù)，即為最小項(xiàng)的編號(hào)。如三變量最小項(xiàng)

的編號(hào)為

2)最小項(xiàng)的編號(hào)1.2.4

邏輯函數(shù)的化簡(jiǎn)2.卡諾圖化簡(jiǎn)法(1)邏輯函數(shù)的最小項(xiàng)3)最小項(xiàng)的性質(zhì)性質(zhì)一：對(duì)于輸入變量的任意取值，有且僅有一個(gè)最小項(xiàng)的值為1。性質(zhì)二：任意兩個(gè)最小項(xiàng)的乘積為0。性質(zhì)三：全體最小項(xiàng)之和為1。性質(zhì)四：相鄰的兩個(gè)最小項(xiàng)可以合并成一項(xiàng)，并消去不同變量，保留相同變量。兩個(gè)最小項(xiàng)具有相鄰性，指的是兩個(gè)最小項(xiàng)中只有一個(gè)因子不同。1.2.4

邏輯函數(shù)的化簡(jiǎn)2.卡諾圖化簡(jiǎn)法(1)邏輯函數(shù)的最小項(xiàng)4)最小項(xiàng)表達(dá)式只要利用公式，就可以把任意一個(gè)邏輯函數(shù)寫成最小項(xiàng)之和的形式。【例1-19】將三變量函數(shù)寫成最小項(xiàng)之和的標(biāo)準(zhǔn)形式。1.2.4

邏輯函數(shù)的化簡(jiǎn)2.卡諾圖化簡(jiǎn)法(2)卡諾圖1)邏輯變量的卡諾圖卡諾圖是由2n個(gè)按幾何和邏輯均相鄰的原則排列起來的小方塊組合而成的方塊圖。每一個(gè)小方塊為一個(gè)單元，代表函數(shù)的一個(gè)最小項(xiàng)。1.2.4

邏輯函數(shù)的化簡(jiǎn)2.卡諾圖化簡(jiǎn)法(2)卡諾圖2)邏輯函數(shù)的卡諾圖找出表達(dá)式中包含的最小項(xiàng)，在對(duì)應(yīng)的小方塊內(nèi)填入1，沒有包含最小項(xiàng)對(duì)應(yīng)的小方塊內(nèi)填0（或者不填），得到的即是該函數(shù)的卡諾圖?！纠?-20】將函數(shù)用卡諾圖表示。解：先求出函數(shù)的最小項(xiàng)之和的形式：1.2.4

邏輯函數(shù)的化簡(jiǎn)2.卡諾圖化簡(jiǎn)法(3)用卡諾圖化簡(jiǎn)邏輯函數(shù)卡諾圖化簡(jiǎn)法就是依據(jù)最小項(xiàng)合并的規(guī)律，把具有相鄰性的兩個(gè)最小項(xiàng)合并成一項(xiàng)（用一個(gè)圓圈標(biāo)示出來），消去一個(gè)因子；把四個(gè)具有相鄰性的最小項(xiàng)合并成一項(xiàng)，消去兩個(gè)因子，八個(gè)具有相鄰性的最小項(xiàng)合并成一項(xiàng)，可以消去三個(gè)因子等等，以此類推，2n個(gè)具有相鄰性的最小項(xiàng)合并成一項(xiàng)，消去n個(gè)因子。圈0得到反函數(shù)，圈1得到原函數(shù)，通常采用圈1的方法。1.2.4

邏輯函數(shù)的化簡(jiǎn)2.卡諾圖化簡(jiǎn)法(3)用卡諾圖化簡(jiǎn)邏輯函數(shù)卡諾圖化簡(jiǎn)法的一般步驟為：合并最小項(xiàng)時(shí)要注意幾點(diǎn)：1)結(jié)果的乘積項(xiàng)包含函數(shù)的全部最小項(xiàng)；2)所需要畫的圈盡可能的少，或說化簡(jiǎn)后的乘積項(xiàng)數(shù)目越少越好；3)所畫的每個(gè)圈包含的最小項(xiàng)越多越好，或說化簡(jiǎn)后的每個(gè)乘積項(xiàng)包含的因子數(shù)目越少越好。1)填“1”——畫出需要化簡(jiǎn)的邏輯函數(shù)的變量卡諾圖。2)圈“1”——找出所有具有相鄰性的2n個(gè)最小項(xiàng)，用1圈出，得出對(duì)應(yīng)的乘積項(xiàng)。3)寫出最簡(jiǎn)與或表達(dá)式——將上一步得到的各乘積項(xiàng)相加，得到該函數(shù)的最簡(jiǎn)與或表達(dá)式。1.2.4

邏輯函數(shù)的化簡(jiǎn)2.卡諾圖化簡(jiǎn)法(3)用卡諾圖化簡(jiǎn)邏輯函數(shù)【例1-22】用卡諾圖化簡(jiǎn)邏輯函數(shù)ABC010001111011111BAC解：1)填“1”

2)圈“1”

3)寫出最簡(jiǎn)與或表達(dá)式1.2.4

邏輯函數(shù)的化簡(jiǎn)2.卡諾圖化簡(jiǎn)法(3)用卡諾圖化簡(jiǎn)邏輯函數(shù)【例1-23】用卡諾圖化簡(jiǎn)邏輯函數(shù)1.2.4

邏輯函數(shù)的化簡(jiǎn)2.卡諾圖化簡(jiǎn)法(3)用卡諾圖化簡(jiǎn)邏輯函數(shù)【例1-24】用卡諾圖化簡(jiǎn)邏輯函數(shù)1.2.4

邏輯函數(shù)的化簡(jiǎn)2.卡諾圖化簡(jiǎn)法(4)具有約束項(xiàng)的邏輯函數(shù)的化簡(jiǎn)

邏輯函數(shù)的輸入變量之間有一定的制約關(guān)系，我們稱為約束；這樣一組輸入變量稱為具有約束的變量。把相應(yīng)的一組變量稱為具有約束的一組變量。在邏輯函數(shù)表達(dá)式中通常采用約束條件來表示。約束項(xiàng)、任意項(xiàng)和無關(guān)項(xiàng)

例如，在數(shù)字系統(tǒng)中，如果用A、B、C三個(gè)變量分別表示加、乘、除三種操作，由于機(jī)器每次只進(jìn)行三種操作的一種，所以A、B、C為約束變量，由其決定的邏輯函數(shù)稱為有約束的邏輯函數(shù)。約束條件為：或1.2.4

邏輯函數(shù)的化簡(jiǎn)2.卡諾圖化簡(jiǎn)法(4)具有約束項(xiàng)的邏輯函數(shù)的化簡(jiǎn)約束項(xiàng)、任意項(xiàng)和無關(guān)項(xiàng)約束條件中所包含的最小項(xiàng)，也就是不可能出現(xiàn)的變量組合項(xiàng)，我們稱之為約束項(xiàng)。由于約束項(xiàng)受到制約，它們對(duì)應(yīng)的取值組合不會(huì)出現(xiàn)，因此，對(duì)于這些變量取值組合來說，其函數(shù)值是0還是1對(duì)函數(shù)本身沒有影響，在卡諾圖中可用“×”表示，也就是說即可以看做是0，又可以看做是1，所以也稱任意項(xiàng)或無關(guān)項(xiàng)。1.2.4

邏輯函數(shù)的化簡(jiǎn)2.卡諾圖化簡(jiǎn)法(4)具有約束項(xiàng)的邏輯函數(shù)的化簡(jiǎn)1)將函數(shù)化為最小項(xiàng)之和的形式；2)畫出函數(shù)的卡諾圖。其中的約束項(xiàng)用“×”填入；3)合并最小項(xiàng)時(shí)，根據(jù)需要可以把約束項(xiàng)“×”當(dāng)作“1”處理，也可以當(dāng)作“0”處理；4)得到化簡(jiǎn)結(jié)果。通過卡諾圖化簡(jiǎn)可得到最簡(jiǎn)邏輯表達(dá)式為1.2.4

邏輯函數(shù)的化簡(jiǎn)2.卡諾圖化簡(jiǎn)法(4)具有約束項(xiàng)的邏輯函數(shù)的化簡(jiǎn)【例1-25】用卡諾圖化簡(jiǎn)邏輯函數(shù),約束條件為1.2.4

邏輯函數(shù)的化簡(jiǎn)2.卡諾圖化簡(jiǎn)法(4)具有約束項(xiàng)的邏輯函數(shù)的化簡(jiǎn)【例1-26】化簡(jiǎn)邏輯函數(shù)1.3

邏輯門電路1.3.1邏輯門電路概述用以實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的電子電路稱為邏輯門電路。常用的邏輯門電路有與門、或門、非門、與非門、或非門、與或非門、異或門和同或門等。它們是組成各種數(shù)字系統(tǒng)的基本單元電路。半導(dǎo)體二極管、晶體管、場(chǎng)效應(yīng)晶體管等開關(guān)器件可以用來構(gòu)成各種邏輯門電路，但用得更多的還是集成邏輯門電路。集成邏輯門電路主要有TTL門電路和CMOS門電路。通常，各種邏輯門電路的輸入和輸出都只表示為高電平UH和低電平UL兩個(gè)對(duì)立的狀態(tài)，可用邏輯1和邏輯0來表示。在數(shù)字電路中，如果用1表示高電平，用0表示低電平，稱為正邏輯；反之，用0表示高電平，用1表示低電平，稱為負(fù)邏輯。1.3

邏輯門電路1.3.2分立元器件門電路1.二極管與門電路(1)二極管的開關(guān)特性圖1-24二極管的靜態(tài)開關(guān)特性1.3

邏輯門電路1.3.2分立元器件門電路1.二極管與門電路(1)二極管的開關(guān)特性圖1-25二極管的動(dòng)態(tài)開關(guān)特性圖1-26二極管與門電路1.3

邏輯門電路1.3.2分立元器件門電路1.二極管門電路設(shè)兩輸入端A、B輸入的高電平信號(hào)UIH=3.7V，輸入的低電平信號(hào)UIL=0UA/VUB/VUY/V000.703.70.73.700.73.73.74.4表1-10與門電平關(guān)系表

表1-11與門真值表UA

UB

UY000010100111(2)二極管與門電路1.3

邏輯門電路1.3.2分立元器件門電路1.二極管門電路(2)二極管與門電路圖1-27多輸入端與門電路1.3

邏輯門電路1.3.2分立元器件門電路1.二極管門電路(3)二極管或門電路圖1-28二極管或門電路設(shè)輸入的高電平信號(hào)UIH=3.7V，輸入的低電平信號(hào)UIL=0UA/VUB/VUY/V00003.733.7033.73.73表1-12或門電平關(guān)系表

表1-13或門真值表UA

UB

UY000011101111Y＝A+B

1.3

邏輯門電路1.3.2分立元器件門電路2.晶體管門電路(1)晶體管的開關(guān)特性圖1-29晶體管的靜態(tài)開關(guān)特性1.3

邏輯門電路1.3.2分立元器件門電路2.晶體管門電路(1)晶體管的開關(guān)特性圖1-30晶體管的動(dòng)態(tài)開關(guān)特性1.3

邏輯門電路1.3.2分立元器件門電路2.晶體管門電路(2)晶體管非門電路圖1-31晶體管非門電路1.3

邏輯門電路1.3.2分立元器件門電路2.晶體管門電路(3)反相器的帶負(fù)載能力圖1-32帶灌電流負(fù)載圖1-33帶拉電流負(fù)載當(dāng)Y=0時(shí)，帶灌電流負(fù)載，必須滿足iC=IRC+iL＜βiB。當(dāng)Y=1時(shí)，帶拉電流負(fù)載，必須滿足UOH=UCC-iLRC

≥USH。1.3

邏輯門電路1.3.2分立元器件門電路3.組合邏輯門電路(2)與非門電路圖1-34與非門電路及其邏輯符號(hào)1.3

邏輯門電路1.3.2分立元器件門電路3.組合邏輯門電路(2)或非門電路圖1-34與非門電路及其邏輯符號(hào)1.3

邏輯門電路1.3.3集成邏輯門電路1.TTL集成邏輯門電路(1)TTL與非門TTL集成電路全稱為晶體管-晶體管集成電路，具有可靠性高、速度快、抗干擾能力強(qiáng)等突出優(yōu)點(diǎn)。TTL電路有不同系列的產(chǎn)品，如54/74通用系列、54H/74H高速系列、54S/74S肖特基系列和54LS/74LS低功耗肖特基系列，其中54系列是74系列對(duì)應(yīng)的軍品。TTL的基本電路形式是與非門，74LS00是一種四二輸入的與非門。1.3

邏輯門電路1.3.3集成邏輯門電路1.TTL集成邏輯門電路1)TTL與非門的電壓傳輸特性

c)測(cè)試方法①輸入端

A.關(guān)門電平UOFF

特性參數(shù)：B.開門電平UONC.閾值電壓UTH②輸出端

A.輸出高電平電壓UOH

特性參數(shù)：B.輸出低電平電壓UOL③噪聲容限UN：1.3

邏輯門電路1.3.3集成邏輯門電路1.TTL集成邏輯門電路1)TTL與非門的電壓傳輸特性幾個(gè)重要參數(shù)：關(guān)門電平UOFF：指輸出電壓下降到UOHmin時(shí)對(duì)應(yīng)的輸入電壓。從電壓傳輸特性上看UOFF≈1.3V，產(chǎn)品規(guī)定UILmax(UOFF)=0.8V。開門電平UON：指輸出電壓上升到UOLmax時(shí)對(duì)應(yīng)的輸入電壓。從電壓傳輸特性上看UON略大于1.3V，產(chǎn)品規(guī)定UIHmin(UON)=2V。閾值電壓UTH從電壓傳輸特性曲線上看，近似為UTH≈UOFF≈UON。UTH是一個(gè)很重要的參數(shù)，即ui＜UTH，與非門開門，輸出低電平；ui＞UTH，與非門關(guān)門，輸出高電平。UTH又常被形象化地稱為門檻電壓。UTH的值為1.3V～1.４V。1.3

邏輯門電路1.3.3集成邏輯門電路1.TTL集成邏輯門電路1)TTL與非門的電壓傳輸特性幾個(gè)重要參數(shù)：輸出高電平電壓UOH理論值為3.6V產(chǎn)品規(guī)定輸出高電壓的最小值UOH(min)=2.4V輸出低電平電壓UOL理論值為0.3V產(chǎn)品規(guī)定輸出低電壓的最大值UOL(max)=0.4V噪聲容限UN：表示門電路在輸入電壓上允許疊加多大的噪聲電壓下仍能正常工作，噪聲容限又稱抗干擾能力。1.3

邏輯門電路1.3.3集成邏輯門電路1.TTL集成邏輯門電路2)TTL與非輸入端負(fù)載特性關(guān)門電阻ROFF：RI減小到使ui下降到UOFF時(shí)所對(duì)應(yīng)的RI值。開門電阻RON：RI增大到使ui上升到UON時(shí)所對(duì)應(yīng)的RI值。74LS00的開門電阻RON約為10kΩ，RON＞ROFF。1.3

邏輯門電路1.3.3集成邏輯門電路1.TTL集成邏輯門電路2)TTL與非門輸入端負(fù)載特性【例1-27】某溫度控制電路如圖1-40所示，Rt為熱敏電阻，求繼電器K吸合的條件。圖1-40例1-27圖解：S閉合時(shí)，門2輸出低電平，VT截止，K不吸合。S斷開時(shí)，門1的輸出電平由熱敏電阻Rt決定，當(dāng)Rt≥RON時(shí)，門1處于開門狀態(tài)，輸出為低電平，門2輸出為高電平，VT飽和，繼電器K吸合。74LS00的開門電阻RON約為10kΩ，如果該熱敏電阻為負(fù)溫度系數(shù)，只有當(dāng)溫度降低到使熱敏電阻Rt達(dá)到10kΩ以上時(shí)，繼電器K才吸合。1.3

邏輯門電路1.3.3集成邏輯門電路1.TTL集成邏輯門電路3)TTL與非門輸出端負(fù)載特性圖1-41TTL與非門的輸出負(fù)載特性與非門輸出低電平UOL時(shí)，帶灌電流負(fù)載。與非門輸出高電平UOH時(shí)，帶拉電流負(fù)載。解：當(dāng)B=0時(shí)，不論A為什么狀態(tài)，

L=1，Y=0，信號(hào)A不能通過。當(dāng)B=1時(shí)，，

信號(hào)A能通過。1.3

邏輯門電路1.3.3集成邏輯門電路1.TTL集成邏輯門電路3)TTL與非門輸出端負(fù)載特性【例1-28】74LS00與非門構(gòu)成的電路如圖1-42a所示，A、B波形如圖1-42b所示，試畫出其輸出波形。圖1-42例1-28圖，輸出波形如圖1-42c所示。1.3

邏輯門電路1.3.3集成邏輯門電路1.TTL集成邏輯門電路4)TTL與非門平均傳輸延遲時(shí)間一般TTL與非門的傳輸延遲時(shí)間為幾納秒至十幾納秒，74LS00的tpd=9.5ns。使用時(shí)，需在輸出端Y和之間VCC外接一個(gè)負(fù)載電阻RL，如圖1-44a所示為集電極開路與非門的邏輯符號(hào)，按圖1-44b工作，就可實(shí)現(xiàn)與非關(guān)系，即1.3

邏輯門電路1.3.3集成邏輯門電路1.TTL集成邏輯門電路(2)TTL集電極開路門(OC門)圖1-44TTL集電極開路與非門。

1.3

邏輯門電路1.3.3集成邏輯門電路1.TTL集成邏輯門電路(2)TTL集電極開路門(OC門)集電極開路與非門的主要應(yīng)用:1)實(shí)現(xiàn)電平轉(zhuǎn)換Y輸出高電平的值為VCC2)實(shí)現(xiàn)線與邏輯1.3

邏輯門電路1.3.3集成邏輯門電路1.TTL集成邏輯門電路(2)TTL集電極開路門(OC門)集電極開路與非門的主要應(yīng)用:3)驅(qū)動(dòng)發(fā)光二極管發(fā)光OC門還可以用來控制其他顯示器件。1.3

邏輯門電路1.3.3集成邏輯門電路1.TTL集成邏輯門電路(3)TTL三態(tài)輸出門(TSL門)

三態(tài)輸出門是指能輸出高電平、低電平和高阻態(tài)三種工作狀態(tài)的門電路，是在普通門電路的基礎(chǔ)上，附加使能控制端和控制電路構(gòu)成的，其邏輯符號(hào)如圖1-47所示。圖1-47TTL三態(tài)與非門邏輯符號(hào)三態(tài)門常用的電路形式還有三態(tài)非門。1.3

邏輯門電路1.3.3集成邏輯門電路1.TTL集成邏輯門電路(3)TTL三態(tài)輸出門(TSL門)三態(tài)門在計(jì)算機(jī)總線結(jié)構(gòu)中有著廣泛的應(yīng)用。下圖所示為三態(tài)門組成的單向總線，可實(shí)現(xiàn)信號(hào)的分時(shí)傳送。為了保證任一時(shí)刻只有一個(gè)三態(tài)門傳輸數(shù)據(jù)，在控制信號(hào)裝置中，要求從工作態(tài)轉(zhuǎn)為高阻態(tài)的速度應(yīng)高于從高阻態(tài)轉(zhuǎn)為工作態(tài)的速度，否則，就可能有兩個(gè)門同時(shí)處于工作狀態(tài)的瞬間。1.3

邏輯門電路1.3.3集成邏輯門電路1.TTL集成邏輯門電路(4)TTL門電路的使用注意事項(xiàng)1)輸出端：①不允許直接并聯(lián)使用（三態(tài)門和OC門除外）；②不能與地或電源直接相連；③輸出端的負(fù)載數(shù)不能超過其扇出系數(shù)。2)對(duì)閑置輸入端的處理：①對(duì)于與門和與非門的閑置輸入端可接1，或門和或非門接低0；②如果前級(jí)驅(qū)動(dòng)能力允許，可將閑置端與有用輸入端并聯(lián)使用；③外接干擾小時(shí)，與門和與非門的閑置輸入端可懸空。3)電源電壓不能超出規(guī)定范圍（1±5%）5V。4)焊接時(shí)烙鐵的功率一般不允許超過25W。1.3

邏輯門電路1.3.3集成邏輯門電路2.CMOS集成邏輯門電路CMOS邏輯門電路是繼TTL之后發(fā)展起來的另一種應(yīng)用廣泛的數(shù)字集成電路。由于它功耗低，抗干擾能力強(qiáng)，工藝簡(jiǎn)單，幾乎所有的大規(guī)模、超大規(guī)模數(shù)字集成器件都采用CMOS工藝。CMOS電路由PMOS管和NMOS管組成的互補(bǔ)電路，具有一系列不可比擬的優(yōu)點(diǎn)，所以，就其發(fā)展趨勢(shì)看，CMOS電路有可能超越TTL成為占統(tǒng)治地位的邏輯器件。常見的CMOS集成邏輯門電路主要有4000系列、74HC系列、74HCT系列、74AC系列和74ACT系列等。其中74HCT系列與TTL器件的電壓完全兼容，可直接替代使用。1.3

邏輯門電路1.3.3集成邏輯門電路2.CMOS集成邏輯門電路(1)CMOS反相器MOS管具有開關(guān)特性，在CMOS電路中只使用增強(qiáng)型MOS管。以增強(qiáng)型NMOS為例，其開關(guān)等效電路如圖1-49所示。圖1-49NMOS管的開關(guān)特性1.3

邏輯門電路1.3.3集成邏輯門電路2.CMOS集成邏輯門電路(1)CMOS反相器圖1-50CMOS反相器圖1-51CMOS反相器電壓傳輸特性UOL=0UOH=VDD1.3

邏輯門電路1.3.3集成邏輯門電路2.CMOS集成邏輯門電路(1)CMOS反相器圖1-52CD4069引腳排列CMOS反相器中常用的有六反相器CD4069，其內(nèi)部由六個(gè)反相器單元電路構(gòu)成，其引腳排列如圖1-52所示。1.3

邏輯門電路1.3.3集成邏輯門電路2.CMOS集成邏輯門電路(2)其它功能CMOS門電路圖1-53CD4011引腳排列圖1-54CD4012引腳排列常用的CMOS門電路的系列產(chǎn)品CD4011(四二輸入與非門)、CD4012(二四輸入與非門)，CD4001(四二輸入或非門)、CD4002(二四輸入或非門)，CD4027(四二輸入異或門)等。1.3

邏輯門電路1.3.3集成邏輯門電路2.CMOS集成邏輯門電路(2)其它功能CMOS門電路按電路結(jié)構(gòu)不同，CMOS門電路也有區(qū)別于一般門電路的CMOS漏極開路門（OD門）和CMOS三態(tài)門，使用方法和應(yīng)用場(chǎng)合分別與OC門和TTL三態(tài)門相同。另外，在CMOS門電路中還有CMOS傳輸門，如圖1-55所示。圖1-50CMOS反相器1.3

邏輯門電路1.3.3集成邏輯門電路2.CMOS集成邏輯門電路(3)

CMOS門電路的主要參數(shù)1)輸出高電平UOH：UOH=VDD,UOHmin=0.9VDD；

輸出低電平UOL：UOL=0，UOLmax=0.01VDD。2)閾值電壓UTH：UTH=VDD/2。3)抗干擾容限：CMOS反相器的UOFF=0.45VDD，UON=0.55VDD，其高、低電平噪聲容限均達(dá)0.45VDD。其他CMOS門電路的噪聲容限一般也大于0.3VDD，VDD越大，其抗干擾能力越強(qiáng)。4)靜態(tài)功耗：很小，一般小于1mW/門。5)傳輸延遲時(shí)間tpd：一般為幾十納秒/門，比TTL門電路（十幾納秒/門）高，但74HC系列工作速度已與TTL門相當(dāng)。6）扇出系數(shù)大：由于CMOS電路輸出電阻比較小，故當(dāng)連接線較短時(shí)，CMOS電路的扇出系數(shù)在低頻時(shí)可達(dá)到50以上。1.3

邏輯門電路1.3.3集成邏輯門電路2.CMOS集成門電路(4)

CMOS門電路的使用注意事項(xiàng)1)輸出端：①不允許直接與電源VDD或與地相連。這會(huì)使輸出級(jí)的NMOS管和PMOS管可能因電流過大而損壞。②為提高電路的驅(qū)動(dòng)能力，可將同一集成芯片上的電路的輸入端、輸出端并聯(lián)使用。③當(dāng)CMOS電路輸出端接大容量負(fù)載電容時(shí)，需在輸出端和電容之間串接一個(gè)限流電阻，保證流過管子的電流不超過允許值。2)對(duì)閑置輸入端的處理：①對(duì)于與門和與非門的閑置輸入端可接高電平，或門和或非門接低電平；②閑置輸入端不宜與有用輸入端并聯(lián)使用，因?yàn)檫@樣會(huì)增大輸入電容，從而使電路的工作速度下降；③閑置輸入端不允許懸空3)4000系列的電源電壓可在3~18V的范圍內(nèi)選擇，HC系列的電源電壓可在2~6V的范圍內(nèi)選用，HCT系列的電源電壓在4.5～5.5V的范圍內(nèi)選用。4)焊接時(shí)烙鐵功率一般不超過25W，必須接地良好，必要時(shí)利用余熱焊接。1.4

集成門電路的測(cè)試1.訓(xùn)練目的2.設(shè)備與器件1)掌握TTL和CMOS集成門電路的邏輯功能和器件的使用規(guī)則。2)學(xué)會(huì)TTL和CMOS集成門電路傳輸特性的測(cè)試方法。5V直流電源、邏輯電平開關(guān)、邏輯電平顯示器、直流數(shù)字電壓表、雙蹤示波器、連續(xù)脈沖源、CD4011、CD4001、CD4070、74LS00、電位器RP（10kΩ）。3.電路原理圖1-58電壓傳輸特性測(cè)試電路圖1-59與非門對(duì)脈沖的控制作用1.4

集成門電路的測(cè)試4.訓(xùn)練內(nèi)容1)驗(yàn)證各門電路的邏輯功能，判斷其好壞。驗(yàn)證與非門CD4011、74LS00及或非門CD4001邏輯功能。輸

入

輸

出ABY1Y2Y3Y400011011圖1-60與非門邏輯功能測(cè)試表1-16與非門邏輯功能測(cè)試結(jié)果1.4

集成門電路的測(cè)試4.訓(xùn)練內(nèi)容2)觀察與非門、與門、或非門對(duì)脈沖的控制作用。選用與非門按圖1-59所示接線，將一個(gè)輸入端接連續(xù)脈沖源(頻率為20kHz)，用示波器觀察兩種電路的輸出波形，記錄之。1.4

集成門電路的測(cè)試4.訓(xùn)練內(nèi)容3)按圖1-61連接訓(xùn)練電路并測(cè)試真值表，記入表1-18中。A

B

CY1Y2000001010011100101110111表1-17測(cè)試真值表圖1-61組合邏輯電路測(cè)試1.4

集成門電路的測(cè)試5.訓(xùn)練總結(jié)1)總結(jié)與非門、與門、或非門對(duì)脈沖的控制作用。2)根據(jù)表1-17測(cè)試結(jié)果，繪出74LS00和CD4011的傳輸特性曲線，并比較。3)寫出訓(xùn)練總結(jié)報(bào)告。1.5

邏輯筆的設(shè)計(jì)與制作1.5.1邏輯筆的設(shè)計(jì)邏輯筆是測(cè)量數(shù)字電路較簡(jiǎn)便的工具。使用邏輯筆可快速測(cè)量出數(shù)字電路中有故障的芯片。圖1-62所示為利用六反相器CD4069與發(fā)光二極管組成的簡(jiǎn)易邏輯筆電路，發(fā)光二極管用于提供以下3種邏輯狀態(tài)指示：綠色發(fā)光二極管亮?xí)r，表示邏輯低電位。紅色發(fā)光二極管亮?xí)r，表示邏輯高電位。如果紅、綠兩色發(fā)光二極管同時(shí)閃爍，則表示有脈沖信號(hào)存在。邏輯筆也稱邏輯檢測(cè)探頭，它是數(shù)字電路中檢測(cè)各點(diǎn)邏輯狀態(tài)的常用工具。數(shù)字電路中的邏輯狀態(tài)一般分三種，即高電平“1”、低電平“0”和“高阻態(tài)”（懸空）。邏輯狀態(tài)的測(cè)試結(jié)果可由發(fā)光二極管來顯示，也可用發(fā)聲器來提示，還可用數(shù)碼管來顯示。1.5

邏輯筆的設(shè)計(jì)與制作1.5.1邏輯筆的設(shè)計(jì)圖1-62用CD4069與發(fā)光二極管組成的邏輯筆電路1.5

邏輯筆的設(shè)計(jì)與制作1.5.2元器件的選擇與組裝圖1-62中，反相器可用CD4069（六反相器），其管腳排列如圖1-52所示，用一個(gè)芯片即可；二極管VD1和VD2無特殊要求，可選1N4148；限流電阻取R3=R4=100Ω；脈沖展寬電路中取R1=R2=1kΩ，C1=C2=100μF，電阻和電容取值不同，輸出脈沖寬度不同；探針P可用萬用表表筆棒代替；電路所需直流電源VDD可取自測(cè)量電路，可用一對(duì)鱷魚夾（或表筆棒）引出。元器件選擇好后即可在線路板上進(jìn)行焊接，焊接完成核對(duì)無誤后，即可進(jìn)行通電測(cè)試，一般情況下，只要元器件焊接正確，無需調(diào)試即可成功。任務(wù)2數(shù)字鐘譯碼顯示與整點(diǎn)報(bào)時(shí)電路的設(shè)計(jì)與制作——認(rèn)識(shí)組合邏輯電路教學(xué)目錄

1052.1組合邏輯電路的分析與設(shè)計(jì)方法2.2編碼器2.3譯碼器2.4數(shù)據(jù)選擇器2.5數(shù)據(jù)分配器2.6數(shù)值比較器2.7加法器2.8常用組合邏輯電路的應(yīng)用訓(xùn)練2.9數(shù)字鐘譯碼顯示電路與整點(diǎn)報(bào)時(shí)電路的設(shè)計(jì)與制作2.1組合邏輯電路的分析與設(shè)計(jì)方法數(shù)字電路中，如一個(gè)電路在任一時(shí)刻的輸出狀態(tài)只取決于該時(shí)刻輸入狀態(tài)的組合，而與電路原有狀態(tài)沒有關(guān)系，則該電路稱為組合邏輯電路。它沒有記憶功能，這是組合邏輯電路功能上的特點(diǎn)。圖2-1組合邏輯電路的示意框圖在電路結(jié)構(gòu)上，組合邏輯電路主要由門電路組成，沒有記憶功能，只有從輸入到輸出的通路，沒有從輸出到輸入的回路。組合邏輯電路的功能除可以用邏輯函數(shù)表達(dá)式來描述外，還可以用真值表、卡諾圖、邏輯圖等方法進(jìn)行描述。2.1組合邏輯電路的分析與設(shè)計(jì)方法分析：設(shè)計(jì)：給定邏輯圖得到邏輯功能分析

給定邏輯功能畫出邏輯圖設(shè)計(jì)2.1組合邏輯電路的分析與設(shè)計(jì)方法2.1.1組合邏輯電路的分析方法組合邏輯電路的分析主要是根據(jù)給定的邏輯電路分析出電路的邏輯功能。組合邏輯電路的一般分析步驟如下：1)根據(jù)邏輯圖，由輸入到輸出逐級(jí)寫出邏輯表達(dá)式。2)將輸出的邏輯表達(dá)式化簡(jiǎn)成最簡(jiǎn)與或表達(dá)式。3)根據(jù)輸出的最簡(jiǎn)與或表達(dá)式列出真值表。4)根據(jù)真值表分析出電路的邏輯功能。邏輯電路圖邏輯表達(dá)式最簡(jiǎn)與或表達(dá)式列出真值表分析邏輯功能2.1組合邏輯電路的分析與設(shè)計(jì)方法2.1.1組合邏輯電路的分析方法【例2-1】試分析圖2-2所示邏輯電路的功能。圖2-2例2-1電路圖圖2-2例2-1電路圖(3)分析邏輯功能。由真值表可知，當(dāng)變量A、B相同時(shí)，電路輸出為0，當(dāng)變量A、B不同時(shí)，電路輸出為1，所以這個(gè)電路是一個(gè)異或門。(2)由表達(dá)式列出真值表，見表2-1。解:(1)由圖2-2逐級(jí)寫出邏輯表達(dá)式并化簡(jiǎn)邏輯函數(shù)，可得2.1組合邏輯電路的分析與設(shè)計(jì)方法2.1.1組合邏輯電路的分析方法表2-1例2-1真值表輸

入輸出ABY0

00

11

01

10110【例2-2】一個(gè)雙輸入端、雙輸出端的組合邏輯電路如圖2-3所示，分析該電路的功能。2.1組合邏輯電路的分析與設(shè)計(jì)方法2.1.1組合邏輯電路的分析方法圖2-3例2-2電路圖圖2-3例2-2電路圖2.1組合邏輯電路的分析與設(shè)計(jì)方法2.1.1組合邏輯電路的分析方法解:(1)由圖2-3逐級(jí)寫出邏輯表達(dá)式并化簡(jiǎn)邏輯函數(shù)，可得(2)由表達(dá)式列出真值表，見表2-2。

(3)分析邏輯功能。由真值表可知，A、B都是0時(shí)，S為0，C也為0；當(dāng)A、B有１個(gè)為１時(shí)，S為１，C為0；當(dāng)A、B都是１時(shí)，S為0，C為１。這種電路可用于實(shí)現(xiàn)兩個(gè)１位二進(jìn)制數(shù)的相加，實(shí)際上它是運(yùn)算器中的基本單元電路，稱為半加器。輸

入輸

出A

BSC0

00

11

01

10

01

0100

1表2-1例2-1真值表組合邏輯電路的設(shè)計(jì)，就是根據(jù)給定邏輯功能的要求，設(shè)計(jì)出實(shí)現(xiàn)這一要求的最簡(jiǎn)的組合電路。一般方法是：1)對(duì)給定的邏輯功能進(jìn)行分析，確定出輸入變量、輸出變量以及它們之間的關(guān)系，并對(duì)輸入和輸出變量進(jìn)行賦值，即確定什么情況下為邏輯1和邏輯0，這是正確設(shè)計(jì)組合邏輯電路的關(guān)鍵。2)根據(jù)給定的邏輯功能和確定的狀態(tài)賦值列出真值表。3)根據(jù)真值表寫出邏輯表達(dá)式并化簡(jiǎn)，然后轉(zhuǎn)換成命題所要求的邏輯表達(dá)式。4)根據(jù)邏輯表達(dá)式，畫出相應(yīng)的邏輯電路圖。2.1組合邏輯電路的分析與設(shè)計(jì)方法2.1.2組合邏輯電路的設(shè)計(jì)方法給定邏輯功能確定輸入輸出變量列出真值表寫出表達(dá)式并轉(zhuǎn)換畫出電路圖【例2-3】設(shè)計(jì)一個(gè)故障指示電路，要求的條件如下：兩臺(tái)電動(dòng)機(jī)同時(shí)工作時(shí)，綠燈亮；其中一臺(tái)發(fā)生故障時(shí)，黃燈亮；兩臺(tái)電動(dòng)機(jī)都有故障時(shí)，則紅燈亮。解:(1)確定輸入和輸出變量。根據(jù)題意，該故障指示電路應(yīng)有兩個(gè)輸入變量，三個(gè)輸出變量；用變量A、B表示輸入，變量為1時(shí)表示電動(dòng)機(jī)有故障，為0時(shí)表示無故障；用變量G、Y、R表示輸出，G代表綠燈，Y代表黃燈，R代表紅燈，輸出變量為1代表燈亮，為0代表燈滅。(2)根據(jù)邏輯功能列出真值表，見表2-3。2.1組合邏輯電路的分析與設(shè)計(jì)方法2.1.2組合邏輯電路的設(shè)計(jì)方法表2-3例2-3真值表輸入輸出ABGYR00011011100010010001(3)根據(jù)真值表寫出輸出變量的邏輯表達(dá)式為(3)根據(jù)邏輯表達(dá)式可畫出邏輯電路圖，如圖2-4所示。2.1組合邏輯電路的分析與設(shè)計(jì)方法2.1.2組合邏輯電路的設(shè)計(jì)方法圖2-4例2-3電路圖【例2-4】某董事會(huì)有一位董事長(zhǎng)和三位董事進(jìn)行表決，當(dāng)滿足以下條件時(shí)決議通過：有三人或三人以上同意，或者有兩人同意，但其中一人必須是董事長(zhǎng)。試用與非門設(shè)計(jì)滿足上述要求的表決電路。解:(1)確定輸入和輸出變量。用變量A、B、C、D表示輸入，A代表董事長(zhǎng)，B、C、D代表董事，1表示同意，0表示不同意；用Y表示輸出，Y＝1，代表決議通過，Y＝0，代表不通過。2.1組合邏輯電路的分析與設(shè)計(jì)方法2.1.2組合邏輯電路的設(shè)計(jì)方法(2)根據(jù)邏輯功能列出真值表，見表2-4。ABCDY00000001001000110100010101100111100010011010101111001101111011110000000101111111表2-4例2-4真值表2.1.2組合邏輯電路的設(shè)計(jì)方法(3)根據(jù)真值表可畫出Y的卡諾圖，并根據(jù)卡諾圖寫出Y的最簡(jiǎn)與或表達(dá)式為:按題意要求轉(zhuǎn)換成與非-與非表達(dá)式為：(4)根據(jù)與非-與非表達(dá)式可畫出邏輯電路圖，如圖2-6所示。2.1.2組合邏輯電路的設(shè)計(jì)方法最簡(jiǎn)與或表達(dá)式：圖2-4例2-3電路圖把某種具有特定意義的輸入信號(hào)(如字母、數(shù)字、符號(hào)等)編成相應(yīng)的一組二進(jìn)制代碼的過程稱為編碼，能夠?qū)崿F(xiàn)編碼的電路稱為編碼器。2.2編碼器2.2.1二進(jìn)制編碼器普通的二進(jìn)制編碼器有2n個(gè)輸入端和n個(gè)輸出端，要求2n個(gè)輸入端中只能有一個(gè)為有效輸入，輸出為這個(gè)有效輸入的n位二進(jìn)制代碼。以3位二進(jìn)制編碼器為例，其示意圖如圖2-7所示。圖2-73位二進(jìn)制編碼器2.2.1二進(jìn)制編碼器3位二進(jìn)制編碼器有8個(gè)輸入端I0~I7和3個(gè)輸出端A2~A0，因此常稱為8線-3線編碼器。8種正常輸入情況下的真值表見表2-5。輸

入輸

出I0I1I2I3I4I5I6I7A2

A1

A01000000001

000000001000000001000000001000000001000000001000000001000001010011100101110111表2-58線-3線編碼器真值表1.普通二進(jìn)制編碼器由表2-5可寫出編碼器各個(gè)輸出的邏輯表達(dá)式為:如圖所示為用與非門實(shí)現(xiàn)的3位二進(jìn)制編碼器。

2.2.1二進(jìn)制編碼器1.普通二進(jìn)制編碼器2.優(yōu)先編碼器

普通二進(jìn)制編碼器中，不允許同時(shí)有兩個(gè)以上的有效編碼信號(hào)同時(shí)輸入，否則，編碼器的輸出將發(fā)生混亂。為解決這一問題，一般將編碼器設(shè)計(jì)成優(yōu)先編碼器。

優(yōu)先編碼器允許同時(shí)輸入兩個(gè)以上的有效編碼信號(hào)。當(dāng)同時(shí)輸入幾個(gè)有效編碼信號(hào)時(shí)，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級(jí)別，只對(duì)其中優(yōu)先級(jí)別最高的一個(gè)進(jìn)行編碼。74LS148是一種常用的8線-3線優(yōu)先編碼器。2.2.1二進(jìn)制編碼器低電平有效，優(yōu)先順序：8線-3線優(yōu)先編碼器——74LS148

:編碼輸出端：編碼輸入端低電平有效，即反碼輸出。圖2-974LS148邏輯框圖：使能輸入端，低電平有效：為編碼器的工作標(biāo)志，低電平有效。：使能輸出端，高電平有效2.優(yōu)先編碼器2.2.1二進(jìn)制編碼器

輸

入輸

出

1××××××××

011111

1

11

0×××××××0

0××××××

01

0×××××

0

11

0××××01

11

0×××

0

1111

0××

0

11111

0×

0

111

111

00

1

1

1

1

1

1111111111100000100101010010110110001101011100111101表2-674LS148優(yōu)先編碼器真值表8線-3線優(yōu)先編碼器——74LS148

8線-3線優(yōu)先編碼器10

1

0

0

1100001011000108線-3線優(yōu)先編碼器——74LS148

2.優(yōu)先編碼器2.2.1二進(jìn)制編碼器2.2.1二進(jìn)制編碼器2.優(yōu)先編碼器

74LS148的擴(kuò)展使用圖2-10兩片74LS148組成的16線-4線優(yōu)先編碼器注意：當(dāng)全為1時(shí)，代表輸入的是十進(jìn)制數(shù)0。

用4位二進(jìn)制代碼對(duì)0~9中的一位十進(jìn)制數(shù)碼進(jìn)行編碼的電路，稱為二－十進(jìn)制編碼器。又稱為10線-4線編碼器，為防止輸出混亂，二-十進(jìn)制編碼器通常都設(shè)計(jì)成優(yōu)先編碼器。74LS147是一種常用的10線-4線8421BCD優(yōu)先編碼器。2.2.2二-十進(jìn)制編碼器

圖2-1174LS147邏輯框圖低電平有效，優(yōu)先順序：:編碼輸出端：編碼輸入端低電平有效，即反碼輸出。101001101011111111111111112.2.2二-十進(jìn)制編碼器74LS147的使用

CD40147是一種常用CMOS系列的10線-4線8421BCD優(yōu)先編碼器，其邏輯框圖如圖2-12所示，CD40147優(yōu)先編碼器真值表見表2-7。圖2-12CD40147邏輯框圖高電平有效，優(yōu)先順序：I9~I0A3~A0:編碼輸出端I0~I9：編碼輸入端高電平有效，即原碼輸出。2.2.2二-十進(jìn)