VHDL移相器課程設(shè)計完整代碼

課程設(shè)計(綜合實驗)報告(2013--2014年度第1學期)名稱：EDA課程設(shè)計題目：數(shù)字頻率計及移相器設(shè)計院系：電信系班級：電子1102學號：201103020210學生姓名：劉薇指導教師：胡正偉設(shè)計周數(shù)：2成績：日期：2013年12月2一、課程設(shè)計的目的與要求設(shè)計一個數(shù)字頻率計，能夠?qū)崿F(xiàn)測量頻率為60KHz~150KHz之間的信號。并能實現(xiàn)該輸入信號進行15°~180°移相。移相步進為15°二、設(shè)計正文1、頻率計設(shè)計思路頻率計測量未知信號頻率大小采用用低頻率信號檢測高頻率信號（低頻率信號的頻率為已知，高頻率信號為所測值）的思想。采用0.5KHZ的已知頻率信號clk作為測量信號，則clk的周期為2ms，高、低電平持續(xù)時間分別為1ms，頻率即為為單位時間內(nèi)的脈沖個數(shù)，通過統(tǒng)計在clk低電平期間待測量信號clk-in的上升脈沖沿個數(shù)，即可得到待測信號clk-in的頻率大小，單位為KHZ。2、移相器設(shè)計思路移相器的設(shè)計基于移位寄存器的工作原理。在信號clk上升沿的驅(qū)動下，N位移位寄存器并行輸出，設(shè)clk的周期為T，則N個端口的輸出依次延時長度T。相比較輸入信號din，第0個端口輸出dout【0】延時T，第1個端口輸出dout【1】延時2T,第2個端口輸出dout【2】延時3T，依次類推。而對輸入波移相其實就相當于在時間上的延時。設(shè)輸入波形din的周期為To，信號一個完整周期是360度，對應時間為To，則15度對應時間為t=To/24。15度移相相當于時間上延時t，30度移相相當于時間上延時2t，依次類推。要想使移位寄存器成為15度步進移相器，只需選擇合適的驅(qū)動信號clk，使得T=t，即選擇驅(qū)動信號clk的頻率是輸入波形din頻率的24倍，即可實現(xiàn)15度步進移相。三、課程設(shè)計總結(jié)在自主設(shè)計中，要學會將書本上的知識學以致用。對于本題目提出的設(shè)計方法，有許多不夠完善的地方，如實際中并沒有各種頻率的信號源來驅(qū)動移相器完成移相，因此該方法只適用于仿真。四、參考文獻胡正偉謝志遠《電子設(shè)計自動化技術(shù)基礎(chǔ)教程》附錄1、頻率計設(shè)計代碼libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfre_countisport(clk_in:instd_logic;clk:instd_logic;--0.5KHZsignalcount:outstd_logic_vector(7downto0));endentityfre_count;architecturertloffre_countissignaltemp:std_logic_vector(7downto0);beginprocess(clk)isbeginifclk'eventandclk='1'thencount<=temp;endif;endprocess;process(clk_in)isbeginifclk='0'thenifclk_in'eventandclk_in='1'then temp<=temp+'1'; endif; elsetemp<="00000000";endif;endprocess;endarchitecturertl;2、移相器設(shè)計代碼libraryieee;useieee.std_logic_1164.all;entitytestisgeneric(n:integer:=12);port(rst_n:instd_logic;clk:instd_logic;din:instd_logic;dout:outstd_logic_vector(n-1downto0));endentitytest;architecturertloftestissignaltemp:std_logic_vector(n-1downto0);beginprocess(rst_n,clk)isbeginifrst_n='0'thentemp<=(others=>'0');--elsifclk'eventandclk='1'thentemp(0)<=din;foriin0ton-2looptemp(i+1)<=temp(i);