基于VHDL的八位全加器

EDA技術(shù)課程大作業(yè)設(shè)計(jì)題目：基于VHDL的八位全加器院系：電子信息與電氣工程學(xué)院學(xué)生姓名：學(xué)號(hào)：202302070033專業(yè)班級(jí)：09電子信息專升本2023年12月5日基于VHDL的八位全加器1.設(shè)計(jì)背景和設(shè)計(jì)方案1.1設(shè)計(jì)背景全加器是數(shù)字電路中一種典型的集成電路功能元件,它在有關(guān)數(shù)值運(yùn)算的系統(tǒng)中得到廣泛的應(yīng)用。就產(chǎn)品而言,對(duì)于各集成電路族,均有現(xiàn)成的雙全加器、四位全加器，可供使用,從而為使用全加器的邏輯設(shè)計(jì)提供了物質(zhì)根底。它是一種由被加數(shù)、加數(shù)和來自低位的進(jìn)位數(shù)三者相加的運(yùn)算器，根本功能是實(shí)現(xiàn)二進(jìn)制加法。進(jìn)位傳送速度快，主要用于高速數(shù)字計(jì)算機(jī)、數(shù)據(jù)處理及控制系統(tǒng)。與其它專用的中規(guī)模集成電路不同,它同時(shí)具有多種重要的特性和功能，具有多種用途的潛力。1.2設(shè)計(jì)方案多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位方式。并行進(jìn)位加法器設(shè)有并行進(jìn)位產(chǎn)生邏輯，運(yùn)算速度快；串行進(jìn)位方式是將全加器級(jí)聯(lián)構(gòu)成多位加法器。通常，并行加法器比串行級(jí)聯(lián)加法器占用更多的資源，并且隨著位數(shù)的增加，相同位數(shù)的并行加法器比串行加法器的資源占用差距也會(huì)越來越大。4位二進(jìn)制并行加法器和串行級(jí)聯(lián)加法器占用幾乎相同的資源。這樣，多位數(shù)加法器由4位二進(jìn)制并行加法器級(jí)聯(lián)構(gòu)成是較好的折中選擇。因此本文中的8位加法器采用兩個(gè)4位二進(jìn)制并行加法器級(jí)聯(lián)而成。2.方案實(shí)施2.1并行四位全加器2.1.1源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityadder8isport(c8:instd_logic;a8:instd_logic_vector(7downto0);b8:instd_logic_vector(7downto0);s8:outstd_logic_vector(7downto0);co8:outstd_logic);endentityadder8;architectureartofadder8iscomponentadder4isport(c:instd_logic;a:instd_logic_vector(3downto0);b:instd_logic_vector(3downto0);s:outstd_logic_vector(3downto0);co:outstd_logic);endcomponentadder4;signalsc:std_logic;beginu1:adder4portmap(c8,a8(3downto0),b8(3downto0),s8(3downto0),sc);u2:adder4portmap(sc,a8(7downto4),b8(7downto4),s8(7downto4),co8);endarchitectureart;2.1.2波形仿真圖高位運(yùn)算必須要等低位進(jìn)位來到后才能進(jìn)行，并行四位全加器可以勝任高速運(yùn)算。2.2利用元件例化生成八位并行全加器源程序libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entityadder8is

port(c8:instd_logic;

a8:instd_logic_vector(7downto0);

b8:instd_logic_vector(7downto0);

s8:outstd_logic_vector(7downto0);

co8:outstd_logic);

endentityadder8;

architectureartofadder8is

componentadder4is

port(c:instd_logic;

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b:instd_logic_vector(3downto0);

s:outstd_logic_vector(3downto0);

co:outstd_logic);

endcomponentadder4;

signalsc:std_logic;

begin

u1:adder4portmap(c8,a8(3downto0),b8(3downto0),s8(3downto0),sc);

u2:adder4portmap(sc,a8(7downto4),b8(7downto4),s8(7downto4),co8);

endarchitectureart;波形仿真圖通過仿真結(jié)果看，輸出帶有局部毛刺，放大時(shí)序圖，可見毛刺局部會(huì)出現(xiàn)一個(gè)暫時(shí)的數(shù)據(jù)，引起該變化的原因是輸入數(shù)據(jù)沒有同時(shí)變化造成。參加一個(gè)鎖存器，毛刺應(yīng)該能得到很大的改觀。