超大規(guī)模集成電路第七次作業(yè)2016秋-段成華

Assignment7Analyzethesequentialelement(SE)ofActelACTFPGA(asshownbelow)withanypossiblecombinationsofC1,C2andCLRCcontrols.

A.WhichfunctionsdoesthisSEsupport?

B.VerifythesefunctionsbyusingHSPICEsimulatoratcircuitlevelORusingModelsimsimulatoratlogiclevel.Figure1ActelACT2andACT3LogicModules:Theequivalentcircuit(withoutbuffering)oftheSE(sequentialelement)Solution:A：、C1=0，C2=0，CLR=1，S1=0，D輸出到M，同時(shí)將M傳遞到F1，G5處于采樣階段，而S2=1，所以G7處于保持狀態(tài)；若CLR=0，G6和G8輸出為0，整個(gè)電路不工作。、C1=1，C2=0，CLR=1，則S1=0，G5處于采樣狀態(tài)將信號(hào)傳遞到M，MC=1，M傳輸?shù)紽1，同時(shí)S2=0，則F1傳遞到S，同時(shí)也傳遞到Q，即直通狀態(tài)，CLR=0也是如此狀態(tài)，因?yàn)門(mén)=1。、C1=0，C2=1，CLR=1，由于MC=1，所以輸出到F1，且S1=1，G5處于保持，而S2=0，所以F1傳輸?shù)絊，同時(shí)可以傳遞到Q，這個(gè)屬于邊沿觸發(fā)器的傳遞階段。若CLR=0，MC=0，所以都清0。、C1=1，C2=1，CLR=1，則S1=0，D輸出到M，MC=1，所以M采樣到F1，而G7則處于保持狀態(tài)，CLR=0，若CLR=0，G6和G8輸出為0，整個(gè)電路不工作。觀察以上四種情況，（1）與（4）狀態(tài)相同，（2）屬于直通狀態(tài)具有一定延時(shí)，（3）處于G5保持，G7輸出到Q?；谶@樣的情況，將（1）與（3）組合為一個(gè)上升沿D觸發(fā)器，（4）與（3）組合成為一個(gè)下降沿D觸發(fā)器；同時(shí)將（2）與（3）可以構(gòu)成一個(gè)鎖存器，在（2）的時(shí)候電平觸發(fā)Q=D，（3）的時(shí)候保持Q的狀態(tài)；以上幾種狀態(tài)在CLR=0時(shí)候都可以清零。B：A中已經(jīng)基本的分析清楚了各種情況，這里只驗(yàn)證A中（1）與（3）組合為一個(gè)上升沿D觸發(fā)器和直通狀態(tài)（2）：①、（1）與（3），則C1保持為0，C2為CLK時(shí)鐘變化，VHDL代碼如下：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.std_logic_unsigned.ALL;libraryUNISIM;useUNISIM.VComponents.all;entityACT_FPGAisPort(D:instd_logic;C2:instd_logic; C1:instd_logic; CLR:instd_logic;Q:outstd_logic);endACT_FPGA;architecturestructofACT_FPGAissignalS1:std_logic;signalS2:std_logic;signalM:std_logic;signalF1:std_logic;signalMC:std_logic;signalT:std_logic;signalS:std_logic;signalF2:std_logic;begin U0:and2b1portmap(S1,C1,C2); --S1<=C2and(notC1); U1:muxcyportmap(M,F1,D,S1); U2:and2b1portmap(T,C2,C1); --T<=(notC2)andC1;U3:or2portmap(MC,T,CLR);U4:xnor2portmap(S2,C2,C1); U5:and2portmap(F1,MC,M); U6:muxcyportmap(S,F2,F1,S2); U7:and2portmap(F2,MC,S); Q<=F2;endstruct;TestBench如下：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;libraryUNISIM;useUNISIM.VComponents.all;ENTITYACT_FPGA_TBISENDACT_FPGA_TB;ARCHITECTUREbehaviorOFACT_FPGA_TBIS--ComponentDeclarationfortheUnitUnderTest(UUT)COMPONENTACT_FPGAPORT(D:INstd_logic;C2:INstd_logic;C1:INstd_logic;CLR:INstd_logic;Q:OUTstd_logic);ENDCOMPONENT;--InputssignalD:std_logic:='0';signalC2:std_logic:='0';signalC1:std_logic:='0';signalCLR:std_logic:='0'; --OutputssignalQ:std_logic:='0';BEGIN --InstantiatetheUnitUnderTest(UUT)uut:ACT_FPGAPORTMAP(D=>D,C2=>C2,C1=>C1,CLR=>CLR,Q=>Q);--Stimulusprocessstim_proc:processbegin --insertstimulushere -------------CurrentTime:100nsWAITFOR100ns;D<='1';C1<='0'; C2<='0'; CLR<='1';---------------CurrentTime:200nsWAITFOR100ns;D<='1';C1<='0'; C2<='1'; CLR<='1';---------------CurrentTime:300nsWAITFOR100ns;D<='1';C1<='0'; C2<='0'; CLR<='1';---------------CurrentTime:400nsWAITFOR100ns;D<='1';C1<='0'; C2<='1'; CLR<='1';---------------CurrentTime:500nsWAITFOR100ns;D<='1';C1<='0'; C2<='0'; CLR<='1';---------------CurrentTime:600nsWAITFOR100ns;D<='1';C1<='0'; C2<='1'; CLR<='1';---------------CurrentTime:700nsWAITFOR100ns;D<='1';C1<='0'; C2<='0'; CLR<='1';---------------CurrentTime:900nsWAITFOR100ns;D<='1';C1<='0'; C2<='1'; CLR<='1';endprocess;END;可以看到C2的低電平期間保持，并將F1看到為高，并在C2的上升沿，得到了Q輸出為高電平，同時(shí)D變?yōu)?時(shí)，F(xiàn)1變?yōu)?，同時(shí)在C2的上升沿變?yōu)?。②、（2）中是直通狀態(tài)驗(yàn)證如下：只需要改變TestBench的輸入信號(hào)即可，得到驗(yàn)證波形如下：可以看到輸入D和輸出Q完全一致，表明邏輯電路連接沒(méi)問(wèn)題，同時(shí)A中的分析也沒(méi)有問(wèn)題。驗(yàn)證完畢。同理可以知道（4）與（3），則C2保持為1，C1為CLK時(shí)鐘變化，而（2）與（3）則C1和C2電平始終相反，但是需要先’10’再’01’即可。附件如下：RTLSchematic2.(ThisexerciseistakenfromanMITcourse.)TheXilinx4000seriesfield-programmablegatearray(FPGA)canbeprogrammedtoemulateacircuitmadeupofmanythousandsofgates;forexample,theXC4025Ecanemulatecircuitswithupto25,000gates.TheheartoftheFPGAarchitectureisaconfigurablelogicblock(CLB)whichhasacombinationallogicsubsectionwiththefollowingcircuitdiagram:Therearetwo4-inputfunctiongeneratorsandone3-inputfunctiongenerator,eachcapableofimplementinganarbitraryBooleanfunctionofitsinputs.Thefollowingisalistofthepossibleconfigurations.ShowthembypresentingtheirnecessarycontrolsignalsandtheBooleanequationsfortheoutputsoftheform:X=F(F1,F2,F3,F4).AnarbitraryfunctionFofuptofourinputvariables,plusanotherarbitraryfunctionGofuptofourunrelatedinputvariables,plusathirdarbitraryfunctionHofuptothreeunrelatedinputvariables.Anarbitrarysinglefunctionoffivevariables.Anarbitraryfunctionoffourvariablestogetherwithsomefunctionsofsixvariables.Characterizethefunctionsofsixvariablesthatcanbeimplemented.Somefunctionsofuptoninevariables.Characterizethefunctionsofuptoninevariablesthatcanbeimplemented.[Challenge]Caneveryfunctionofsixinputsbeimplemented?Ifso,explainhow.Ifnot,givea6-inputfunctionandexplainwhyitcan'tbeimplementedintheCLB.假設(shè)將MC所控制的多路選擇器功能函數(shù)表示為：I=I(MC)，MC的取值為的0，1，2，3，即I(0)=C1，I(1)=C2，I(2)=C3，I(3)=C4，同理MD，ME也是如此表示。因此輸出表達(dá)式表示為：X=F(F1,F2,F3,F4)；Y=H(I(ME),(MB·I(MD)+Z·MB'),(X·MA'+I(MC)·MA))；Z=G(G1,G2,G3,G4)。A.Cn1Cn2Cn3兩個(gè)不相關(guān)的4輸入變量函數(shù)可分別由X和Z輸出,即X=F(F1,F2,F3,F4)和Z=G(G1,G2,G3,G4)。另外一個(gè)3輸入變量函數(shù)則由Y來(lái)產(chǎn)生，只需將三個(gè)多路選擇器的輸出加載到3輸入函數(shù)發(fā)生器的輸入端即可。相應(yīng)的配置為MA=1，MB=1，則有Y=H(Cn1,Cn2,Cn3)，可通過(guò)MC、MD、ME，把Cn1、CCn1Cn2Cn3B.為得到5輸入變量構(gòu)成的任意函數(shù)，可使輸出表示Y=f(I1,I2,I3,I4)·I5+f(I1,I2,I3,I4)·I5'。其中f(I1,I2,I3,I4)表示4輸入變量構(gòu)成的任意函數(shù)。相應(yīng)的配置為：兩個(gè)4輸入函數(shù)發(fā)生器的輸入端兩兩接在一起（F1=G1,...,F4=G4），分別與I1、I2、I3、I4相連，且MA=0，MB=0；再用一個(gè)多路選擇器提供第五個(gè)變量，可通過(guò)設(shè)置ME將其設(shè)為C1、C2、C3和C4中的任意一個(gè)。最終可得到：Y=f(I1,I2,I3,I4,I5)=F(I1,I2,I3,I4)·Cn+G(I1,I2,I3,I4)·Cn'。I(ME)GI(ME)GFHI1I1I2I3I4YY

C.Cn1Cn2X或Z直接輸出的函數(shù)便可得到4輸入變量構(gòu)成的任意函數(shù)，取Z=G(G1,G2,G3,G4)。將剩下的一個(gè)4輸入函數(shù)發(fā)生器與兩個(gè)多路選擇器結(jié)合在一起即可得到6輸入變量構(gòu)成的函數(shù)，即Y=(F(F1,F2,F3,F4),Cn1,Cn2)。相應(yīng)的配置為MA=0，MB=1，可通過(guò)MD、ME把配置成C1、C2、C3和C4中的任意兩個(gè)(MC任意)。但這個(gè)6輸入變量的函數(shù)必須能表示成4輸入變量函數(shù)與另外兩個(gè)輸入構(gòu)成的形式，其他形式的函數(shù)則無(wú)法得到，例如：Y