第四章-組合邏輯電路

第四章組合邏輯電路§4.1組合邏輯電路的分析§4.2組合邏輯電路的設(shè)計(jì)§4.3組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)§4.4若干典型的組合邏輯集成電路◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎◎數(shù)字電路shuzidianlu掌握組合邏輯電路的定義、分析和設(shè)計(jì)，了解競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生的原因及消除方法。掌握典型的中規(guī)模集成組合邏輯電路的功能及基本應(yīng)用，包括：編碼器和譯碼器、數(shù)據(jù)選擇器和數(shù)據(jù)分配器、數(shù)值比較器、算術(shù)/邏輯運(yùn)算單元等。本章教學(xué)目標(biāo)數(shù)字邏輯電路組合邏輯電路時(shí)序邏輯電路任意時(shí)刻的輸出僅取決于該時(shí)刻的輸入，而與信號(hào)作用前電路原來(lái)的狀態(tài)無(wú)關(guān)。任意時(shí)刻的輸出不僅取決于該時(shí)刻的輸入，而與信號(hào)作用前電路原來(lái)的狀態(tài)有關(guān)。4.1組合邏輯電路的分析4.1組合邏輯電路的分析特點(diǎn)：任何時(shí)刻電路的輸出狀態(tài)只取決于該時(shí)刻的輸入狀態(tài)，而與該時(shí)刻以前的電路狀態(tài)無(wú)關(guān)。組合邏輯電路框圖X1XnX2L2L1Ln......組合邏輯電路輸入輸出定義：組合邏輯電路是由門電路組合而成，電路中沒(méi)有記憶單元，沒(méi)有反饋通路。已知邏輯電路確定邏輯功能4.1組合邏輯電路的分析分析過(guò)程一般包含4個(gè)步驟：(1)由邏輯電路寫出邏輯函數(shù)表達(dá)式(2)運(yùn)用邏輯代數(shù)化簡(jiǎn)或變換(3)列邏輯真值表(4)分析邏輯功能例1：

分析如圖所示邏輯電路的功能。（1）根據(jù)邏輯圖寫出輸出函數(shù)的邏輯表達(dá)式（2）列寫真值表。10010110111011101001110010100000CBA00111100（3）確定邏輯功能輸入變量的取值中有奇數(shù)個(gè)1時(shí)，L為1，否則L為0,電路具有奇校驗(yàn)功能。如要實(shí)現(xiàn)偶校驗(yàn)，電路應(yīng)做何改變？4.1組合邏輯電路的分析例2：

試分析下圖所示組合邏輯電路的邏輯功能。（1）根據(jù)邏輯電路寫出各輸出端的邏輯表達(dá)式，并進(jìn)行化簡(jiǎn)和變換。X=A4.1組合邏輯電路的分析（2）列寫真值表真值表111011101001110010100000ZYXCBA000011110011110001011010X=A4.1組合邏輯電路的分析電路邏輯功能：是對(duì)輸入的二進(jìn)制數(shù)求反碼。最高位為符號(hào)位，0表示正數(shù)，1表示負(fù)數(shù)，正數(shù)的反碼與原碼相同；負(fù)數(shù)的數(shù)值部分是在原碼的基礎(chǔ)上逐位求反。（3）確定電路邏輯功能真值表111011101001110010100000ZYXCBA0000111100111100010110104.1組合邏輯電路的分析例3：分析下圖的邏輯功能L&&1.BA&C101AA寫出邏輯式：=AC+BCL=AC?BC設(shè)：C＝1封鎖打開(kāi)選通A信號(hào)4.1組合邏輯電路的分析BL&&1.BA&C001設(shè)：C＝0封鎖選通B信號(hào)打開(kāi)B例3：分析下圖的邏輯功能4.1組合邏輯電路的分析4.2組合邏輯電路的設(shè)計(jì)根據(jù)邏輯功能要求邏輯電路設(shè)計(jì)(1)由邏輯要求，列出邏輯真值表(2)由邏輯真值表寫出邏輯表達(dá)式(3)簡(jiǎn)化和變換邏輯表達(dá)式(4)畫出邏輯圖設(shè)計(jì)步驟如下：例1：

某火車站有特快、直快和慢車三種類型的客運(yùn)列車進(jìn)出，試用兩輸入與非門和反相器設(shè)計(jì)一個(gè)指示列車等待進(jìn)站的邏輯電路，3個(gè)指示燈一、二、三號(hào)分別對(duì)應(yīng)特快、直快和慢車。列車的優(yōu)先級(jí)別依次為特快、直快和慢車，要求當(dāng)特快列車請(qǐng)求進(jìn)站時(shí)，無(wú)論其它兩種列車是否請(qǐng)求進(jìn)站，一號(hào)燈亮。當(dāng)特快沒(méi)有請(qǐng)求，直快請(qǐng)求進(jìn)站時(shí)，無(wú)論慢車是否請(qǐng)求，二號(hào)燈亮。當(dāng)特快和直快均沒(méi)有請(qǐng)求，而慢車有請(qǐng)求時(shí)，三號(hào)燈亮。4.2組合邏輯電路的設(shè)計(jì)（1）邏輯抽象輸入信號(hào):

I0、I1、I2分別為特快、直快和慢車的進(jìn)站請(qǐng)求信號(hào)且有進(jìn)站請(qǐng)求時(shí)為1，沒(méi)有請(qǐng)求時(shí)為0。輸出信號(hào):

L0、L1、L2分別為3個(gè)指示燈的狀態(tài)，且燈亮為1，燈滅為0。I0I1I2L0L1L20000001××10001×010001001根據(jù)題意列出真值表（2）寫出各輸出表達(dá)式L0=I0

4.2組合邏輯電路的設(shè)計(jì)（3）根據(jù)要求將上式變換為與非形式

（4）根據(jù)輸出邏輯表達(dá)式畫出邏輯圖。4.2組合邏輯電路的設(shè)計(jì)例2：

試設(shè)計(jì)一個(gè)碼轉(zhuǎn)換電路，將4位格雷碼轉(zhuǎn)換為自然二進(jìn)制碼?？梢圆捎萌魏芜壿嬮T電路來(lái)實(shí)現(xiàn)。(1)明確邏輯功能，列出真值表。當(dāng)輸入格雷碼按照從0到15遞增排序時(shí)，可列出邏輯電路真值表：4.2組合邏輯電路的設(shè)計(jì)輸入變量為G3、G2、G1、G0為格雷碼，輸出變量B3、B2、B1和B0為自然二進(jìn)制碼。0111010001100101010101110100011000110010001000110001000100000000B3

B2

B1

B0G3

G2

G1

G0輸出輸入1111100011101001110110111100101010111110101011111001110110001100B3

B2

B1

B0G3

G2

G1

G0輸出輸入邏輯電路真值表4.2組合邏輯電路的設(shè)計(jì)(2)畫出各輸出函數(shù)的卡諾圖，并化簡(jiǎn)和變換。33GB==2B+2G3G2G3G4.2組合邏輯電路的設(shè)計(jì)+2G3G1B=1G+2G3G1G2G3G1G+2G3G1G=?3G2G?1G0B=?3G2G?1G?0G=(2G3G)+2G3G1G+2G3G)+2G3G1G(4.2組合邏輯電路的設(shè)計(jì)(3)根據(jù)邏輯表達(dá)式，畫出邏輯圖4.2組合邏輯電路的設(shè)計(jì)4.2組合邏輯電路的設(shè)計(jì)例3:

某工廠有A、B、C三個(gè)車間和一個(gè)自備電站，站內(nèi)有兩臺(tái)發(fā)電機(jī)G1和G2。G1的容量是G2的兩倍。如果一個(gè)車間開(kāi)工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車間開(kāi)工，只需G1運(yùn)行，如果三個(gè)車間同時(shí)開(kāi)工，則G1和G2均需運(yùn)行。試畫出控制G1和G2運(yùn)行的邏輯圖。

設(shè)：A、B、C分別表示三個(gè)車間的開(kāi)工狀態(tài)：

開(kāi)工為“1”，不開(kāi)工為“0”；

G1和

G2運(yùn)行為“1”，不運(yùn)行為“0”。(1)根據(jù)邏輯要求列狀態(tài)表

首先假設(shè)邏輯變量、邏輯函數(shù)取“0”、“1”的含義。4.2組合邏輯電路的設(shè)計(jì)

邏輯要求：如果一個(gè)車間開(kāi)工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車間開(kāi)工，只需G1運(yùn)行，如果三個(gè)車間同時(shí)開(kāi)工，則G1和G2均需運(yùn)行。開(kāi)工“1”不開(kāi)工“0”運(yùn)行“1”不運(yùn)行“0”(1)根據(jù)邏輯要求列狀態(tài)表0111001010001101101001010011100110111000ABC

G1G24.2組合邏輯電路的設(shè)計(jì)(2)由狀態(tài)表寫出邏輯式ABC00100111101111或由卡圖諾可得相同結(jié)果

(3)化簡(jiǎn)邏輯式可得：10100101001110011011100001110010ABC

G1

G2100011014.2組合邏輯電路的設(shè)計(jì)(4)用“與非”門構(gòu)成邏輯電路

由邏輯表達(dá)式畫出卡諾圖，由卡圖諾可知，該函數(shù)不可化簡(jiǎn)。ABC001001111011114.2組合邏輯電路的設(shè)計(jì)(5)畫出邏輯圖ABCABC&&&&&&&&&G1G24.2組合邏輯電路的設(shè)計(jì)例4：設(shè)計(jì)三人表決電路（A、B、C）。每人一個(gè)按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時(shí)指示燈亮，否則不亮。1、首先指明邏輯符號(hào)取“0”、“1”的含義。三個(gè)按鍵A、B、C按下時(shí)為“1”，不按時(shí)為“0”。輸出量為F，多數(shù)贊成時(shí)是“1”，否則是“0”。2、根據(jù)題意列出邏輯狀態(tài)表。4.2組合邏輯電路的設(shè)計(jì)邏輯狀態(tài)表4.2組合邏輯電路的設(shè)計(jì)A

B

C

L

0

0

0

0

0

0

1

0

0

1

0

0

0

1

1

1

1

0

0

0

1

0

1

1

1

1

0

1

1

1

1

1

用卡諾圖化簡(jiǎn)ABC0001111001ABACBCABCL000011110110011000010111010101013.畫出卡諾圖：4.2組合邏輯電路的設(shè)計(jì)4.根據(jù)邏輯表達(dá)式畫出邏輯圖。&1&&ABBCL4.2組合邏輯電路的設(shè)計(jì)它的功能是：例5：試用2輸入與非門和反相器設(shè)計(jì)一個(gè)3輸入（I0、I1、I2）、3輸出（L0、L1、L2）的信號(hào)排隊(duì)電路。（1）當(dāng)輸入I0為1時(shí)，無(wú)論I1和I2是1還是0，輸出L0為1，L1和L2為0；（2）當(dāng)I0是0且I1為1，無(wú)論I2是1還是0，輸出L1為1，其余兩個(gè)輸出為0；（3）當(dāng)I2是1且I0和I1均為0時(shí)，輸出L2為1，其余兩個(gè)輸出為0;（4）如I0、I1、I2均是0，則L0、L1、L2也均為0。4.2組合邏輯電路的設(shè)計(jì)解：（1）根據(jù)題意列出真值表，如表所示。輸入輸出I00I1I200

1××0

1×00

1L0L1L2000100010001（2）根據(jù)真值表寫出各輸出邏輯表達(dá)式：4.2組合邏輯電路的設(shè)計(jì)（3）根據(jù)要求將上式變換為與非形式：輸入輸出I00I1I200

1××0

1×00

1L0L1L2000100010001（2）根據(jù)真值表寫出各輸出邏輯表達(dá)式：4.2組合邏輯電路的設(shè)計(jì)（3）根據(jù)要求將上式變換為與非形式：由此可畫出邏輯圖&&11111&I0I1I2L0L1L24.2組合邏輯電路的設(shè)計(jì)4.3組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)定義：電路在信號(hào)電平變化瞬間，可能與穩(wěn)態(tài)下的邏輯功能不一致，產(chǎn)生錯(cuò)誤輸出，這種現(xiàn)象就是競(jìng)爭(zhēng)冒險(xiǎn)。1、產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因競(jìng)爭(zhēng)冒險(xiǎn)（實(shí)例說(shuō)明）正常情況：如果A、B變化同時(shí)發(fā)生，則：當(dāng)A、B任一為0時(shí)，輸出L為0，如圖(a)BA正常情況BA&BAL實(shí)例1：圖為與門△t則：在此△t內(nèi)，出現(xiàn)1個(gè)高電平窄脈沖（干擾脈沖）異常情況：如果由于前級(jí)門電路的延遲差異或其他原因，A、B躍變的時(shí)刻不等，存在△t，如圖（b）圖(a)圖（b），穩(wěn)態(tài)下4.3組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)≥1BAL1、產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因競(jìng)爭(zhēng)冒險(xiǎn)BA正常情況BA△t正常情況：如果A、B變化同時(shí)發(fā)生，則：當(dāng)A、B任一為1時(shí)，輸出L為1，如圖(a)則：在此△t內(nèi)，出現(xiàn)1個(gè)低電平窄脈沖（干擾脈沖）異常情況：如果由于前級(jí)門電路的延遲差異或其他原因，A、B躍變的時(shí)刻不等，存在△t，如圖（b）實(shí)例2：圖為或門圖(a)圖（b），穩(wěn)態(tài)下4.3組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)1、產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因?qū)嵗?：如圖A1&&≥1CBG1G2G3G4L當(dāng)A、B都為1時(shí)，此時(shí)，L為兩個(gè)互補(bǔ)信號(hào)相加，則：該電路存在競(jìng)爭(zhēng)冒險(xiǎn)。如圖。產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因是：門電路的輸入信號(hào)經(jīng)過(guò)不同的傳輸途徑到達(dá)輸入端時(shí)，由于前級(jí)門電路的延遲差異或其他原因，使輸入變量躍變的時(shí)刻不同，存在△t，由此輸出就可能出現(xiàn)違背穩(wěn)態(tài)下邏輯關(guān)系的干擾脈沖。4.3組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)定義：電路在信號(hào)電平變化瞬間，可能與穩(wěn)態(tài)下的邏輯功能不一致，產(chǎn)生錯(cuò)誤輸出，這種現(xiàn)象就是競(jìng)爭(zhēng)冒險(xiǎn)。1、產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因定義：（1）當(dāng)一個(gè)邏輯門的兩個(gè)輸入端的信號(hào)同時(shí)向相反方向變化，而變化的時(shí)間有差異的現(xiàn)象，稱為競(jìng)爭(zhēng)。（2）由競(jìng)爭(zhēng)而可能產(chǎn)生輸出干擾脈沖的現(xiàn)象稱為冒險(xiǎn)。注意：有競(jìng)爭(zhēng)現(xiàn)象時(shí)不一定都會(huì)產(chǎn)生干擾脈沖?！?BALBA△t4.3組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)2、檢查競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的方法（1）在輸入變量每次只有一個(gè)改變狀態(tài)的簡(jiǎn)單情況下，只要輸出端的邏輯函數(shù)在一定條件下能簡(jiǎn)化成可判定存在競(jìng)爭(zhēng)冒險(xiǎn)11……11≥1LA2m2n+111……11&LA2m2n+1或【例】試判斷圖中的兩個(gè)電路中是否存在競(jìng)爭(zhēng)冒險(xiǎn)。已知任何瞬間輸入變量只可能有一個(gè)改變狀態(tài)。&G11&G3≥1G4LG2ABC圖(a)≥1G11≥1G3&G4LG2ABC圖(b)解：圖(a)電路輸出的邏輯函數(shù)為L(zhǎng)＝AB＋AC故，圖(a)存在競(jìng)爭(zhēng)冒險(xiǎn)。圖(b)電路輸出的邏輯函數(shù)為L(zhǎng)＝(A＋B)·

(B＋C)當(dāng)A＝C＝0時(shí)，L＝B·B故，圖(a)存在競(jìng)爭(zhēng)冒險(xiǎn)。當(dāng)B＝C=1時(shí)，L＝A＋A4.3組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)2、檢查競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的方法（2）如果輸入變量有兩個(gè)或兩個(gè)以上的量同時(shí)改變狀態(tài)，則可用計(jì)算機(jī)輔助分析。（3）用實(shí)驗(yàn)來(lái)檢查電路的輸出端是否有因?yàn)楦?jìng)爭(zhēng)冒險(xiǎn)而產(chǎn)生的尖峰脈沖。強(qiáng)調(diào)：（2）和（3）兩種方法通常一起用。（1）在輸入變量每次只有一個(gè)改變狀態(tài)的簡(jiǎn)單情況下，只要輸出端的邏輯函數(shù)在一定條件下能簡(jiǎn)化成4.3.2消去競(jìng)爭(zhēng)冒險(xiǎn)的方法1、發(fā)現(xiàn)并消除互補(bǔ)變量

A

B

C

1

&

L

B=C=0時(shí)為消掉AA，變換邏輯函數(shù)式為))((CABAL++=可能出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)。AAF=BCBAACF++=4.3.2消去競(jìng)爭(zhēng)冒險(xiǎn)的方法2、增加乘積項(xiàng),避免互補(bǔ)項(xiàng)相加當(dāng)A=B=1時(shí)，根據(jù)邏輯表達(dá)式有CBACL+=當(dāng)A=B=1時(shí)CBACL+=CBACL+=+ABCCL+=AB

0

1

A

0

0

0

1

0

1

1

1

L

B

C

00

011110

4.3.2消去競(jìng)爭(zhēng)冒險(xiǎn)的方法，

1&AG1G3&1G2CB&G5AB

0

1

A

0

0

0

1

0

1

1

1

L

B

C

00

011110

3、輸出端并聯(lián)電容器

如果邏輯電路在較慢速度下工作，為了消去競(jìng)爭(zhēng)冒險(xiǎn)，可以在輸出端并聯(lián)一電容器，致使輸出波形上升沿和下降沿變化比較緩慢，可對(duì)于很窄的負(fù)跳變脈沖起到平波的作用。4~20pF

4.3.2消去競(jìng)爭(zhēng)冒險(xiǎn)的方法4.4若干典型的組合邏輯集成電路人們?yōu)榻鉀Q實(shí)踐上遇到的各種邏輯問(wèn)題，設(shè)計(jì)了許多邏輯電路。然而，我們發(fā)現(xiàn)，其中有些邏輯電路經(jīng)常、大量出現(xiàn)在各種數(shù)字系統(tǒng)當(dāng)中。為了方便使用，各廠家已經(jīng)把這些邏輯電路制造成中規(guī)模集成的組合邏輯電路產(chǎn)品。比較常用的組合邏輯部件有編碼器、譯碼器、數(shù)據(jù)選擇器、加法器和數(shù)值比較器等等。4.4若干典型的組合邏輯集成電路4.4.1編碼器編碼：用二進(jìn)制代碼表示文字、符號(hào)或者數(shù)碼等特定對(duì)象的過(guò)程，稱為編碼。編碼器：實(shí)現(xiàn)編碼的邏輯電路，稱為編碼器。例如：你購(gòu)買一臺(tái)移動(dòng)電話時(shí)，通信公司給你的移動(dòng)電話設(shè)定一個(gè)號(hào)碼的過(guò)程，就是編碼。8421碼、雷格碼等引言：為了區(qū)分一系列不同的事物，將其中的每個(gè)事物用一個(gè)代碼表示，這就是編碼的含意。類型：普通編碼器和優(yōu)先編碼器普通編碼器：任何時(shí)候只允許輸入一個(gè)有效編碼信號(hào)，否則輸出就會(huì)發(fā)生混亂。優(yōu)先編碼器：允許同時(shí)輸入兩個(gè)以上的有效編碼信號(hào)。當(dāng)同時(shí)輸入幾個(gè)有效編碼信號(hào)時(shí)，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級(jí)別，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。4.4若干典型的組合邏輯集成電路n

位二進(jìn)制代碼有2n

種組合，可以表示2n

個(gè)信息。要表示N個(gè)信息所需的二進(jìn)制代碼應(yīng)滿足：

2n

N4.4若干典型的組合邏輯集成電路4.4.1編碼器二進(jìn)制編碼器：若編碼狀態(tài)數(shù)為2n，編碼輸出位數(shù)為n，則稱之為二進(jìn)制編碼器。編碼器高低電平信號(hào)二進(jìn)制代碼2n個(gè)n位例如：

8線—3線編碼器和10線—4線編碼器分別有8輸入、3位二進(jìn)制碼輸出和10輸入、4位二進(jìn)制碼輸出。特點(diǎn)：編碼器有若干個(gè)輸入，但在某一時(shí)刻只有一個(gè)輸入信號(hào)被轉(zhuǎn)換為二進(jìn)制碼。N個(gè)4.4若干典型的組合邏輯集成電路4.4若干典型的組合邏輯集成電路1、編碼器的定義及工作原理（1）普通編碼器特點(diǎn)：任何時(shí)刻只允許輸入一個(gè)編碼信號(hào)，否則輸出將發(fā)生混亂。二進(jìn)制編碼器結(jié)構(gòu)框圖I0

I1

Yn-1

Y0

Y1

1n2-I二進(jìn)制

編碼器

2n個(gè)

輸入

n位二進(jìn)制碼輸出

100001000010000100110101I0I1I2I3Y1Y2輸入輸出1）4線—2線編碼器的功能表如表所示。2）表所示的編碼器高電平輸入有效，因而可由功能表得到如下邏輯表達(dá)式：（1）普通編碼器4線─2線普通二進(jìn)制編碼器(設(shè)計(jì))1、編碼器的定義及工作原理分析門電路類型和門數(shù)：或門、與門和非門共3種類型。

2個(gè)或門+4個(gè)與門+4個(gè)非門＝10個(gè)門電路（1）普通編碼器1、編碼器的定義及工作原理3）根據(jù)邏輯表達(dá)式畫出邏輯圖。1111I0I1I2I3&&&&≥1≥1Y1Y2功能：當(dāng)I0~I3中在某一輸入為1，輸出Y1Y0即位相對(duì)應(yīng)的代碼。例如：當(dāng)I1為1時(shí)，Y1Y0為01。（1）普通編碼器4.4若干典型的組合邏輯集成電路提出問(wèn)題：如果I0~I3中有2個(gè)或2個(gè)以上的取值同時(shí)為1，則輸出會(huì)出現(xiàn)錯(cuò)誤編碼，如何解決？解決辦法：采用優(yōu)先編碼器。（2）優(yōu)先編碼器（1）普通編碼器在優(yōu)先編碼器中，允許同時(shí)輸入兩個(gè)以上的有效編碼請(qǐng)求信號(hào)。當(dāng)幾個(gè)輸入信號(hào)同時(shí)出現(xiàn)時(shí)，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。優(yōu)先級(jí)別的高低由設(shè)計(jì)者根據(jù)輸入信號(hào)的輕重緩急情況而定。1、編碼器的定義及工作原理4線—2線優(yōu)先編碼器的功能表如表所示4.4若干典型的組合邏輯集成電路（2）優(yōu)先編碼器1×××01××001×000100110101I0I1I2I3Y1Y2輸入輸出由表可知：優(yōu)先級(jí)別為I3→I0即：只要I3取1，則無(wú)論I2、I1、I0取何值，Y1、Y2均為1。以此類推，由真值表，得：提出問(wèn)題：如果I0~I3全取0，則，如何解決？解決辦法：加控制端，如下列分析。1、編碼器的定義及工作原理例：

鍵盤輸入8421BCD碼編碼器（分析）代碼輸出使能標(biāo)志

編碼輸入

輸

入輸

出S0S1S2S3S4S5S6S7S8S9ABCDGS

111111111100000

111111111010011

111111110110001

111111101101111

111111011101101

111110111101011

111101111101001

111011111100111

110111111100101

101111111100011

011111111100001

該編碼器為輸入低電平有效鍵盤輸入8421BCD碼編碼器功能表優(yōu)先編碼器CD4532的示意框圖、引腳圖2、集成電路編碼器

對(duì)組合電路組件的要求要求會(huì)用（三會(huì)）：1、會(huì)認(rèn)管腳電源端控制端數(shù)據(jù)端2、看懂功能表3、會(huì)正確使用控制端8線—3線優(yōu)先編碼器CD4532的功能表輸入輸出EI

I7I6I5I4I3I2I1I0Y2Y1Y0GSEO0××××××××10000000011×××××××01××××××1001×××××10001××××100001×××1000001××10000001×100000001000000000111110110101011010010011100101000110000108個(gè)信號(hào)輸入端3個(gè)二進(jìn)制碼輸出端2、集成電路編碼器輸入輸出EI

I7I6I5I4I3I2I1I0Y2Y1Y0GSEO0××××××××10000000011×××××××01××××××1001×××××10001××××100001×××1000001××10000001×10000000100000000011111011010101101001001110010100011000010高電平有效允許編碼，但無(wú)有效編碼請(qǐng)求原碼輸出優(yōu)先權(quán)最高實(shí)例5：8線—3線優(yōu)先編碼器CD4532的邏輯功能由表可知：為了便于多個(gè)芯片的連接，以擴(kuò)展電路的功能，設(shè)置了高電平有效的輸入使能端EI、輸出使能端EO和優(yōu)先編碼工作狀態(tài)標(biāo)識(shí)GS。輸入輸出EI

I7I6I5I4I3I2I1I0Y2Y1Y0GSEO0××××××××10000000011×××××××01××××××1001×××××10001××××100001×××1000001××10000001×10000000100000000011111011010101101001001110010100011000010輸入使能端輸出使能端優(yōu)先編碼工作狀態(tài)標(biāo)識(shí)當(dāng)EI＝1時(shí)，編碼器工作；當(dāng)EI＝0時(shí)，禁止編碼器工作，此時(shí)不論8個(gè)輸入端為何種狀態(tài)，3個(gè)輸出端均為低電平，且GS和EO均為低電平。輸入輸出EI

I7I6I5I4I3I2I1I0Y2Y1Y0GSEO0

××××××××1000000001

1×××××××101××××××1001×××××10001××××100001×××1000001××10000001×100000001

00000000011111011010101101001001110010100011000010工作禁止工作EO只有在EI為1，且所有輸入端都為0時(shí)，輸出為1；此時(shí)，它可與另一片相同器件的EI連接，以便組成更多輸入端的優(yōu)先編碼器。輸入輸出EI

I7I6I5I4I3I2I1I0Y2Y1Y0GSEO0××××××××10000000011×××××××01××××××1001×××××10001××××100001×××1000001××10000001×10000000100000000011111011010101101001001110010100011000010GS的功能是：當(dāng)EI=1時(shí)，且至少有一個(gè)輸入端為高電平信號(hào)輸入時(shí)，GS=1，表明編碼器處于工作狀態(tài)，否則，GS為0。輸入輸出EI

I7I6I5I4I3I2I1I0Y2Y1Y0GSEO0××××××××10000000011×××××××01××××××1001×××××10001××××100001×××1000001××10000001×10000000100000000011111011010101101001001110010100011000010當(dāng)EI=1，且電路所有輸入端均無(wú)高電平或者只有I0輸入端有高電平時(shí)，Y2Y1Y0均為000的情況。輸入輸出EI

I7I6I5I4I3I2I1I0Y2Y1Y0GSEO0××××××××10000000011×××××××01××××××1001×××××10001××××100001×××1000001××10000001×10000000100000000011111011010101101001001110010100011000010兩狀態(tài)不一樣由功能表，可寫出各輸出端的表達(dá)式輸入輸出EI

I7I6I5I4I3I2I1I0Y2Y1Y0GSEO0××××××××10000000011×××××××01××××××1001×××××10001××××100001×××1000001××10000001×10000000100000000011111011010101101001001110010100011000010以此類推CD4532電路圖下面通過(guò)舉例說(shuō)明8線—3線編碼器的應(yīng)用輸入輸出EI

I7I6I5I4I3I2I1I0Y2Y1Y0GSEO0

××××××××10000000011×××××××101××××××1001×××××10001××××100001×××1000001××10000001×100000001

00000000011111011010101101001001110010100011000010思考：當(dāng)優(yōu)先編碼器CD4532的輸入端I1＝I3＝I5＝1，其余輸入端均為0，此時(shí)其輸出Y2Y1Y0？【答】使能端EI＝0，所以Y2Y1Y0＝000實(shí)例6：用兩片CD4532組成16線—4線優(yōu)先編碼器，其邏輯圖如圖，試分析其工作原理。解：根據(jù)CD4532的功能表，對(duì)邏輯圖進(jìn)行分析得出：I7I6I5I4

I3I2I1I0A15A14A13A12A11A10A9A8CD4532（1）EIEOEI1EO1GSY2

Y1

Y0I7I6I5I4I3I2I1I0A7A6A5A4A3A2A1A0CD4532（0）EIEOEI0EO0GSY2

Y1

Y0≥1GS1GS0≥1≥1≥1G3G2G1G0GSL3L2L1L0“0”禁止編碼000“0”“0”“0”禁止編碼“0”“0”0000非編碼輸出I7I6I5I4

I3I2I1I0A15A14A13A12A11A10A9A8CD4532（1）EIEOEI1EO1GSY2

Y1

Y0I7I6I5I4I3I2I1I0A7A6A5A4A3A2A1A0CD4532（0）EIEOEI0EO0GSY2

Y1

Y0≥1GS1GS0≥1≥1≥1G3G2G1G0GSL3L2L1L0實(shí)例6：用兩片CD4532組成16線—4線優(yōu)先編碼器，其邏輯圖如圖，試分析其工作原理。“1”允許編碼“1”“1”允許編碼均為無(wú)效電平輸入片（1）的優(yōu)先級(jí)高于片（0）I7I6I5I4

I3I2I1I0A15A14A13A12A11A10A9A8CD4532（1）EIEOEI1EO1GSY2

Y1

Y0I7I6I5I4I3I2I1I0A7A6A5A4A3A2A1A0CD4532（0）EIEOEI0EO0GSY2

Y1

Y0≥1GS1GS0≥1≥1≥1G3G2G1G0GSL3L2L1L0實(shí)例6：用兩片CD4532組成16線—4線優(yōu)先編碼器，其邏輯圖如圖，試分析其工作原理?！?”允許編碼“1”“1”允許編碼均為無(wú)效電平輸入000打開(kāi)打開(kāi)打開(kāi)“0”“1”打開(kāi)0×××輸出代碼在0000~0111之間變化1編碼狀態(tài)I7I6I5I4

I3I2I1I0A15A14A13A12A11A10A9A8CD4532（1）EIEOEI1EO1GSY2

Y1

Y0I7I6I5I4I3I2I1I0A7A6A5A4A3A2A1A0CD4532（0）EIEOEI0EO0GSY2

Y1

Y0≥1GS1GS0≥1≥1≥1G3G2G1G0GSL3L2L1L0實(shí)例6：用兩片CD4532組成16線—4線優(yōu)先編碼器，其邏輯圖如圖，試分析其工作原理。“1”允許編碼“0”“0”禁止編碼至少有一個(gè)高電平輸入000打開(kāi)打開(kāi)打開(kāi)“1”“0”打開(kāi)1×××輸出代碼在1000~1111之間變化A15的優(yōu)先級(jí)最高1編碼狀態(tài)I7I6I5I4

I3I2I1I0A15A14A13A12A11A10A9A8CD4532（1）EIEOEI1EO1GSY2

Y1

Y0I7I6I5I4I3I2I1I0A7A6A5A4A3A2A1A0CD4532（0）EIEOEI0EO0GSY2

Y1

Y0≥1GS1GS0≥1≥1≥1G3G2G1G0GSL3L2L1L0實(shí)例6：用兩片CD4532組成16線—4線優(yōu)先編碼器，其邏輯圖如圖，試分析其工作原理。“1”允許編碼“0”“0”禁止編碼至少有一個(gè)高電平輸入000打開(kāi)打開(kāi)打開(kāi)“1”“0”打開(kāi)1×××整個(gè)電路實(shí)現(xiàn)了16位輸入的優(yōu)先編碼，優(yōu)先級(jí)分別從A15至A0依次遞減。4.4若干典型的組合邏輯集成電路4.4.2譯碼器譯碼：是編碼的逆過(guò)程，是將具有特定含義的二進(jìn)制碼轉(zhuǎn)換成對(duì)應(yīng)的輸出信號(hào)。例如：你購(gòu)買一臺(tái)移動(dòng)電話時(shí)，通信公司給你的移動(dòng)電話設(shè)定一個(gè)號(hào)碼的過(guò)程，就是編碼。這個(gè)特定的號(hào)碼于你的姓名是等同的，任何人撥打你的移動(dòng)電話號(hào)碼，都能夠找到你，稱為譯碼。二進(jìn)制代碼(機(jī)器代碼)轉(zhuǎn)換特定的輸出狀態(tài)4.4若干典型的組合邏輯集成電路4.4.2譯碼器譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。類型：（1）地址譯碼器：將一系列代碼轉(zhuǎn)換成與之一一對(duì)應(yīng)的有效信號(hào)，這種譯碼器可稱為唯一地址譯碼器。

常用于計(jì)算機(jī)中對(duì)存儲(chǔ)器單元地址的譯碼，即將每一個(gè)地址代碼轉(zhuǎn)換成一個(gè)有效信號(hào)，從而選中對(duì)應(yīng)的單元。（2）代碼變換器：將一種代碼轉(zhuǎn)換成另一種代碼。通用譯碼器：顯示譯碼器：——用于對(duì)電路進(jìn)行邏輯控制——用于電路輸出的數(shù)字顯示部分4.4若干典型的組合邏輯集成電路4.4.2譯碼器譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。類型：由功能

即：二進(jìn)制譯碼器、二—十進(jìn)制譯碼器4.4若干典型的組合邏輯集成電路4.4.2譯碼器結(jié)構(gòu)圖：n位二進(jìn)制碼輸入二進(jìn)制譯碼器EIIn－1I0I1Y0Y1…………2n個(gè)輸出使能輸入功能：在EI端為有效電平時(shí)，對(duì)應(yīng)每一組輸入代碼，只有其中一個(gè)輸出端為有效電平，其余輸出端則為相反電平。輸出信號(hào)可以是高電平有效，也可以是低電平有效。強(qiáng)調(diào)：輸入為

n位二進(jìn)制代碼，輸出為2n個(gè)狀態(tài)，則稱之為二進(jìn)制譯碼器。4.4若干典型的組合邏輯集成電路二進(jìn)制譯碼器實(shí)例分析：實(shí)例1：2—4線譯碼器輸入：低電平有效“”與“—”相對(duì)應(yīng)輸出特定的低電平2—4線譯碼器EI符號(hào)：2—4線譯碼器

邏輯符號(hào)2—4線譯碼器E結(jié)構(gòu)：2輸入變量A1、A0共有4種不同狀態(tài)組合，因而譯碼器有4個(gè)輸出信號(hào)4.4若干典型的組合邏輯集成電路實(shí)例1：2—4線譯碼器Y0~Y3并且輸出為低電平有效，如表所示。二進(jìn)制譯碼器使能端輸入代碼輸出狀態(tài)EA1A0Y0Y1Y2Y31××11110000111001101101011010111110真值表4.4若干典型的組合邏輯集成電路實(shí)例1：2—4線譯碼器原理：（1）當(dāng)E＝1時(shí)，無(wú)論A1、A0為何種狀態(tài)，輸出全為1，譯碼器處于非工作狀態(tài)。（2）當(dāng)E＝0時(shí)，對(duì)應(yīng)于A1、A0的某種狀態(tài)組合，其中只有一個(gè)輸出量為0。由此可見(jiàn)，譯碼器是通過(guò)輸出端的邏輯電平以識(shí)別不同的代碼。二進(jìn)制譯碼器使能端輸入代碼輸出狀態(tài)EA1A0Y0Y1Y2Y31××11110000111001101101011010111110真值表4.4若干典型的組合邏輯集成電路實(shí)例1：2—4線譯碼器寫出各輸出函數(shù)表達(dá)式：畫出邏輯電路圖：111A0A1EI&&&&Y0Y1Y2Y3二進(jìn)制譯碼器使能端輸入代碼輸出狀態(tài)EA1A0Y0Y1Y2Y31××11110000111001101101011010111110真值表管腳圖雙2-4線譯碼器組件74LS139：（其中含兩個(gè)2-4譯碼器）74LS139輸入輸出使能端使能端輸入輸出+5V地二進(jìn)制譯碼器LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHH××HY3Y2Y1Y0A0A1E輸出輸入功能表其中之一的邏輯符號(hào)及功能二進(jìn)制譯碼器實(shí)例2：3—8線譯碼器輸入選擇允許(使能)輸出數(shù)據(jù)輸出引腳圖+5V地1234567816151413121110974LS138引腳圖邏輯圖實(shí)例2：3—8線譯碼器74HC138集成譯碼器功能表LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHH×××××LHHHHHHHH×××HX×HHHHHHHH××××H×A2E3輸出輸入A1A03線—8線譯碼器邏輯電路&&&&Y4Y5Y6Y73&2&&Y0&Y1YYA0A1A2G1G2AG2B&1111111解：由圖可知：74HC138僅有3個(gè)輸入端A2、A1、A0。如果想對(duì)4位二進(jìn)制代碼譯碼，只能利用一個(gè)附加控制端（E1、E2、E3）作為第四個(gè)地址輸入端。74HC138（1）Y0Y1Y2Y3Y4Y5Y6Y7Z0Z1Z2Z3Z4Z5Z6Z7A0A1A2E3E2E174HC138（2）Y0Y1Y2Y3Y4Y5Y6Y7Z8Z9Z10Z11Z12Z13Z14Z15A0A1A2E3E2E1D3D2D1D0+5V應(yīng)用1：試用兩片3線—8線譯碼器74HC138組成4線—16線譯碼器，將輸入的4位二進(jìn)制代碼D3D2D1D0譯成16個(gè)獨(dú)立的低電平信號(hào)Y0~Y15。74HC138（1）Y0Y1Y2Y3Y4Y5Y6Y7Z0Z1Z2Z3Z4Z5Z6Z7A0A1A2E3E2E174HC138（2）Y0Y1Y2Y3Y4Y5Y6Y7Z8Z9Z10Z11Z12Z13Z14Z15A0A1A2E3E2E1D3D2D1D0+5V應(yīng)用1：試用兩片3線—8線譯碼器74HC138組成4線—16線譯碼器。取第（1）片74HC138的E2和E1作為它的第四個(gè)地址輸入端

同時(shí)令E3=1；取第（2）片的E3作為它的第四個(gè)地址輸入端

同時(shí)令E2＝E1＝0；74HC138（1）Y0Y1Y2Y3Y4Y5Y6Y7Z0Z1Z2Z3Z4Z5Z6Z7A0A1A2E3E2E174HC138（2）Y0Y1Y2Y3Y4Y5Y6Y7Z8Z9Z10Z11Z12Z13Z14Z15A0A1A2E3E2E1D3D2D1D0+5V如圖所示，得：74HC138（1）Y0Y1Y2Y3Y4Y5Y6Y7Z0Z1Z2Z3Z4Z5Z6Z7A0A1A2E3E2E174HC138（2）Y0Y1Y2Y3Y4Y5Y6Y7Z8Z9Z10Z11Z12Z13Z14Z15A0A1A2E3E2E1D3D2D1D0+5V由可知，當(dāng)D3＝0時(shí)，第(1)片74HC138工作而第(2)片74HC138禁止，將D3D2D1D0的0000~0111這8個(gè)代碼譯成Z0~