數(shù)字電子技術(shù)（第五版） 課件 第5章

第5章時序邏輯電路5.1概述5.2同步計數(shù)器5.3異步計數(shù)器5.4寄存器5.1概述

圖5.1所示為脈沖信號頻率測量電路，其中既包含時序邏輯電路(計數(shù)器)，還有組合邏輯電路(譯碼器)。被測脈沖信號和取樣信號作為與門的輸入，只有當取樣信號為高電平(即在t1～t2時間段內(nèi))，被測脈沖信號才能通過與門輸出到計數(shù)器電路，計數(shù)器累計t1～t2

時間段內(nèi)被測脈沖個數(shù)N，利用公式f=N/(t2－t1)計算出被測脈沖信號的頻率，并加以譯碼顯示。圖5.1脈沖信號頻率測量電路時序電路結(jié)構(gòu)框圖如圖5.2所示。它由兩部分組成:一部分是由邏輯門構(gòu)成的組合電路，另一部分是由觸發(fā)器構(gòu)成的、具有記憶功能的反饋支路或存儲電路。圖中,A0～Ai代表時序電路輸入信號，Z0～Zk代表時序電路輸出信號，W0～Wm代表存儲電路現(xiàn)時輸入信號，Q0～Qn代表存儲電路現(xiàn)時輸出信號，A0～Ai和Q0～Qn共同決定時序電路輸出狀態(tài)Z0～Zk。圖5.2時序邏輯電路結(jié)構(gòu)方框圖5.1.1時序電路的分析方法

(1)寫相關(guān)方程式。

①時鐘方程：時序電路中各個觸發(fā)器CP脈沖之間的邏輯關(guān)系。

②驅(qū)動方程：時序電路中各個觸發(fā)器輸入信號之間的邏輯關(guān)系。

③輸出方程：時序電路的輸出Z=f（A，

Q），若無輸出時此方程可省略。

(2)求各個觸發(fā)器的狀態(tài)方程。

將時鐘方程和驅(qū)動方程代入相應觸發(fā)器的特征方程式中，求出觸發(fā)器的狀態(tài)方程。

(3)求出對應狀態(tài)值。①列狀態(tài)表：將電路輸入信號和觸發(fā)器原態(tài)的所有取值組合代入相應的狀態(tài)方程，求得相應觸發(fā)器的次態(tài)，列表得出。

②畫狀態(tài)圖（反映時序電路狀態(tài)轉(zhuǎn)換規(guī)律及相應輸入、輸出信號取值情況的幾何圖形）。

③畫時序圖（反映輸入、輸出信號及各觸發(fā)器狀態(tài)的取值在時間上對應關(guān)系的波形圖）。

(4)歸納上述分析結(jié)果，確定時序電路的功能。5.1.2時序電路分析舉例

例1分析如圖5.3所示的時序電路的邏輯功能。

(1)寫相關(guān)方程式。

①時鐘方程:

CP0=CP1=CP↓

②驅(qū)動方程:

J0=1

K0=1

J1=Qn0

K1=Qn0

③輸出方程:

Z=Q1Q0圖5.3時序電路

(2)求各個觸發(fā)器的狀態(tài)方程。

JK觸發(fā)器特性方程為

將對應驅(qū)動方程分別代入特性方程，進行化簡變換可得狀態(tài)方程：

(3)求出對應狀態(tài)值。

①列狀態(tài)表：列出電路輸入信號和觸發(fā)器原態(tài)的所有取值組合，代入相應的狀態(tài)方程，求得相應的觸發(fā)器次態(tài)及輸出，列表得到表5.1所示的狀態(tài)表。

②畫狀態(tài)圖如圖5.4(a)所示，畫時序圖如圖5.4(b)所示。圖5.4時序電路對應圖形(a)狀態(tài)圖；(b)時序圖

(4)歸納上述分析結(jié)果，確定該時序電路的邏輯功能。

從時鐘方程可知該電路是同步時序電路。

從圖5.4（a）所示狀態(tài)圖可知：隨著CP脈沖的遞增,不論從電路輸出的哪一個狀態(tài)開始，觸發(fā)器輸出Q1Q0的變化都會進入同一個循環(huán)過程，而且此循環(huán)過程中包括四個狀態(tài)，并且狀態(tài)之間是遞增變化的。當Q1Q0=11時，輸出Z=1；當Q1Q0取其他值時，輸出

Z=0;在Q1Q0變化一個循環(huán)過程中，Z=1只出現(xiàn)一次，故Z

為進位輸出信號。

綜上所述，此電路是帶進位輸出的同步四進制加法計數(shù)器電路。從圖5.4（b）所示時序圖可知：Q0端輸出矩形信號的周期是輸入CP信號的周期的兩倍，所以Q0端輸出信號的頻率是輸入CP信號頻率的1/2，對應Q1端輸出信號的頻率是輸入CP

信號頻率的1/4，因此N進制計數(shù)器同時也是一個N分頻器，所謂分頻就是降低頻率，N分頻器輸出信號頻率是其輸入信號頻率的N分之一。

5.2同步計數(shù)器

5.2.1同步計數(shù)器

1.同步二進制計數(shù)器

同步二進制計數(shù)器電路如圖5.5所示。圖5.5同步二進制計數(shù)器分析過程:

(1)寫相關(guān)方程式。

時鐘方程：

CP0=CP1=CP2=CP↓

驅(qū)動方程：

(2)求各個觸發(fā)器的狀態(tài)方程。JK觸發(fā)器特性方程為

將對應驅(qū)動方程式分別代入JK觸發(fā)器特性方程式，進行化簡變換可得狀態(tài)方程：

(3)求出對應狀態(tài)值。列狀態(tài)表如表5.2所示。畫狀態(tài)圖如圖5.6（a）所示，畫時序圖如圖5.6（b）所示。圖5.6同步計數(shù)器狀態(tài)圖(a)狀態(tài)圖；(b)時序圖

(4）歸納分析結(jié)果，確定該時序電路的邏輯功能。

從時鐘方程可知該電路是同步時序電路。

從狀態(tài)圖可知隨著CP脈沖的遞增,觸發(fā)器輸出Q2Q1Q0

值是遞減的,且經(jīng)過八個CP脈沖完成一個循環(huán)過程。

2.同步二進制計數(shù)器的連接規(guī)律和特點

同步二進制計數(shù)器—般由JK觸發(fā)器和門電路構(gòu)成，有n個JK觸發(fā)器(F0－Fn－1)可以構(gòu)成N位同步二進制計數(shù)器，其具體的連接規(guī)律如表5.3所示。根據(jù)表5.3所示連接規(guī)律可構(gòu)成同步任意位二進制計數(shù)器，同步四位二進制加法計數(shù)器如圖5.7所示。

從圖5.3、圖5.5、圖5.7所示電路，可得出相應結(jié)論：

同步二進制計數(shù)器中不存在外部反饋，并且計數(shù)器進制數(shù)N

和計數(shù)器中觸發(fā)器個數(shù)n之間滿足N=2n。圖5.7同步四位二進制加法計數(shù)器

3.同步非二進制計數(shù)器

例2分析圖5.8所示同步非二進制計數(shù)器的邏輯功能。圖5.8同步非二進制計數(shù)器解

(1)寫相關(guān)方程式。

①時鐘方程：

CP0=CP1=CP2=CP↓

②驅(qū)動方程:(2)求各個觸發(fā)器的狀態(tài)方程：

(3)求出對應狀態(tài)值。①列狀態(tài)表。列出電路輸入信號和觸發(fā)器原態(tài)的所有取值組合，代入相應的狀態(tài)方程，求得相應的觸發(fā)器次態(tài)及輸出，列表得到狀態(tài)表，如表5.4所示。②畫狀態(tài)圖如圖5.9（a）所示，時序圖如圖5.9（b）所示。

(4)歸納分析結(jié)果，確定該時序電路的邏輯功能。

從表5.4所示狀態(tài)表可知：計數(shù)器輸出Q2Q1Q0共有八種狀態(tài)000～111。

從圖5.9（a）所示狀態(tài)圖可知：隨著CP脈沖的遞增,觸發(fā)器輸出Q2Q1Q0會進入一個有效循環(huán)過程，此循環(huán)過程包括了五個有效輸出狀態(tài)，其余三個輸出狀態(tài)為無效狀態(tài)，所以要檢查該電路能否自啟動。圖5.9同步計數(shù)器對應圖形（a）狀態(tài)圖;（b）時序圖5.2.2集成同步計數(shù)器

1.集成同步計數(shù)器74LS161

74LS161是一種同步四位二進制加法集成計數(shù)器。其管腳的排列如圖5.10所示，邏輯功能如表5.5所示。圖5.1074LS161管腳排列圖

2.任意（N）進制計數(shù)器

1）直接清零法

直接清零法是利用芯片的復位端CR和與非門，將N所對應的輸出二進制代碼中等于“1”的輸出端，通過與非門反饋到集成芯片的復位端CR，使輸出回零。例如,用74LS161芯片構(gòu)成十進制計數(shù)器，令LD=CTP=

CTT=“1”，因為N=10，其對應的二進制代碼為1010，將輸

出端Q3和Q1通過與非門接至74LS161的復位端CR，電路如圖5.11所示，實現(xiàn)N值反饋清零法。圖5.11直接清零法構(gòu)成十進制計數(shù)器（a）構(gòu)成電路;（b）計數(shù)過程（即狀態(tài)圖）

2）預置數(shù)法

預置數(shù)法與直接清零法基本相同，二者的主要區(qū)別在于：直接清零法利用的是芯片的復位端CR，而預置數(shù)法利用的是芯片的預置控制端LD和預置輸入端D3D2D1D0，因74LS161芯片的LD是同步預置數(shù)端，所以只能采用N－1值反饋法，其計數(shù)過程中不會出現(xiàn)過渡狀態(tài)。例如,圖5.12（a）所示的七進制計數(shù)器，先令CR=CTP=CTT=“1”，再令預置輸入端D3D2D1D0=0000（即預置數(shù)“0”），以此為初態(tài)進行計數(shù)，從“0”到“6”共有七種狀態(tài)，“6”對應的二進制代碼為0110，將輸出端Q2、Q1通過與非門接至74LS161的復位端LD，電路如圖5.12（a）所示。若LD=0，當CP脈沖上升沿（CP↑）到來時，計數(shù)器輸出狀態(tài)進行同步預置，使Q3Q2Q1Q0=D3D2D1D0=0000，隨即

LD=Q2Q1=1，計數(shù)器又開始隨外部輸入的CP脈沖重新計數(shù)，計數(shù)過程如圖5.12（b）所示。圖5.12預置數(shù)法構(gòu)成七進制計數(shù)器（同步預置）（a）構(gòu)成電路;（b）計數(shù)過程（即狀態(tài)圖）

3）進位輸出置最小數(shù)法

例如,九進制計數(shù)器N=9，對應的最小數(shù)M=24－9=7，(7)10=(0111)2，相應的預置輸入端D3D2D1D0=0111，并且令

CR=CTP=CTT=“1”，電路如圖5.13（a）所示，對應狀態(tài)圖如圖5.13（b）所示，從0111~1111共九個有效狀態(tài)，其計數(shù)過程中也不會出現(xiàn)過渡狀態(tài)，請讀者思考其中的原因。圖5.13進位輸出置最小數(shù)法構(gòu)成九進制計數(shù)器（同步預置）（a）構(gòu)成電路;（b）計數(shù)過程（即狀態(tài)圖）

4）級聯(lián)法

用74LS161芯片構(gòu)成二十四進制計數(shù)器，因N=24(大于十六進制)，故需要兩片74LS161。每塊芯片的計數(shù)時鐘輸入端CP端均接同一個CP信號，利用芯片的計數(shù)控制端CTP、CTT和進位輸出端CO，采用直接清零法實現(xiàn)二十四進制計數(shù)，即將低位芯片的CO與高位芯片的CTP相連,將24÷16=1……8,把商作為高位輸出,余數(shù)作為低位輸出，對應產(chǎn)生的清零信號同時送到每塊芯片的復位端CR，從而完成二十四進制計數(shù)。對應電路如圖5.14所示。圖5.14用74LS161芯片構(gòu)成二十四進制計數(shù)器5.3異步計數(shù)器

5.3.1異步計數(shù)器

1.異步二進制計數(shù)器

異步三位二進制計數(shù)器電路如圖5.15所示。圖5.15異步三位二進制計數(shù)器分析步驟如下：

(1)寫相關(guān)方程式。

時鐘方程：

CP0=CP↓

CP1=Q0↓

CP2=Q1↓

驅(qū)動方程：

J0=1K0=1

J1=1K1=1

J2=1K2=1

(2)求各個觸發(fā)器的狀態(tài)方程。JK觸發(fā)器特性方程為將對應驅(qū)動方程式分別代入特性方程式，進行化簡變換可得狀態(tài)方程:(3)求出對應狀態(tài)值。列狀態(tài)表如表5.6所示。畫狀態(tài)圖和時序圖如圖5.16所示。圖5.16計數(shù)器狀態(tài)圖和時序圖

(4)歸納分析結(jié)果，確定該時序電路的邏輯功能。

由時鐘方程可知該電路是異步時序電路。

從狀態(tài)圖可知隨著CP脈沖的遞增,觸發(fā)器輸出Q2Q1Q0值

是遞增的,經(jīng)過八個CP脈沖完成一個循環(huán)過程。

2.異步二進制計數(shù)器的連接規(guī)律和特點

用觸發(fā)器構(gòu)成異步n位二進制計數(shù)器的連接規(guī)律如表5.7

所示。5.3.2集成異步計數(shù)器

1.集成異步計數(shù)器芯片74LS290

74LS290邏輯電路如圖5.17所示。圖5.17集成計數(shù)器74LS290邏輯電路圖可知：此電路是異步時序電路，結(jié)構(gòu)上分為二進制計數(shù)器和五進制計數(shù)器兩部分。二進制計數(shù)器由觸發(fā)器FA組成，CP0為二進制計數(shù)器計數(shù)脈沖輸入端，由QA端輸出。五進制計數(shù)器由觸發(fā)器FB、FC、

FD組成，CP1為五進制計數(shù)器計數(shù)脈沖輸入端，由QBQCQD端輸出。若將QA和CP1相連，以CP0為計數(shù)脈沖輸入端，則構(gòu)成8421BCD碼十進制計數(shù)器，“二-五-十進制型集成計數(shù)器”由此得名。

74LS290芯片的管腳排列如圖5.18所示。其中，S9(1)、S9(2)稱為置“9”端，R0(1)、R0(2)稱為置“0”端；CP0、CP1端為計數(shù)時鐘輸入端，QDQCQBQA為輸出端，NC表示空腳。

74LS290邏輯功能如表5.8所示。圖5.1874LS290芯片的管腳排列圖置“9”功能：當S9(1)=S9(2)=1時，不論其他輸入端狀態(tài)如何，計數(shù)器輸出QDQCQBQA=1001，而(1001)2=(9)10，故又稱異步置數(shù)功能。

置“0”功能：當S9(1)和S9(2)不全為1，即S9(1)·S9(2)=0，并且R0(1)=R0(2)=1時，不論其他輸入端狀態(tài)如何，計數(shù)器輸出QDQCQBQA=0000，故又稱異步清零功能或復位功能。

計數(shù)功能：當S9(1)和S9(2)不全為1，并且R0(1)和R0(2)不全為1，輸入計數(shù)脈沖CP時，計數(shù)器開始計數(shù)。

2.任意（N）進制計數(shù)器

1）構(gòu)成十進制以內(nèi)任意計數(shù)器

二進制計數(shù)器：CP由CP0端輸入，QA端輸出，如圖5.19（a）所示。

五進制計數(shù)器：CP由CP1端輸入，QDQCQB端輸出，如圖5.19（b）所示。十進制計數(shù)器（8421碼）：QA和CP1相連，以CP0為計

數(shù)脈沖輸入端，QDQCQBQA端輸出，如圖5.19（c）所示。

十進制計數(shù)器（5421碼）：QD和CP0相連，以CP1為計

數(shù)脈沖輸入端，QAQDQCQB端輸出，如圖5.19（d）所示。圖5.1974LS290構(gòu)成二進制、五進制和十進制計數(shù)器（a）二進制;（b）五進制;（c）十進制（8421碼）;（d）十進制（5421碼）利用一片74LS290集成計數(shù)器芯片，可構(gòu)成從二進制到十進制之間任意進制的計數(shù)器。74LS290構(gòu)成二進制、五進制和十進制計數(shù)器如圖5.19所示。若構(gòu)成十進制以內(nèi)其他進制，可以采用直接清零法，六進制計數(shù)器電路如圖5.20所示。其余進制計數(shù)器請讀者自行分析。圖5.20直接清零法74LS290構(gòu)成的六進制計數(shù)器

2）構(gòu)成多位任意進制計數(shù)器

用74LS290芯片構(gòu)成二十四進制計數(shù)器，N=24，就需要兩片74LS290；先將每塊74LS290均連接成8421碼十進制計數(shù)器，再決定哪塊芯片計高位（十位）(2)10=(0010)8421，哪塊芯片計低位（個位）(4)10=(0100)8421，將低位芯片的輸出端Q3和高位芯片輸入端CP0相連，采用直接清零法實現(xiàn)二十四進制計數(shù)。需要注意的是其中的與門的輸出要同時送到每塊芯片的置“0”端R0(1)、R0(2)，實現(xiàn)電路如圖5.21所示。圖5.218421BCD碼二十四進制計數(shù)器5.4寄存器

5.4.1數(shù)據(jù)寄存器

1.雙拍式數(shù)據(jù)寄存器

(1)電路組成。雙拍式三位數(shù)據(jù)寄存器的電路組成如圖5.22所示。圖5.22雙拍式三位數(shù)據(jù)寄存器

(2)工作原理。在接收存放輸入數(shù)據(jù)時，需要兩拍才能

完成：

第一拍，在接收數(shù)據(jù)前，送入清零負脈沖至觸發(fā)器的置零端RD端，使觸發(fā)器輸出為零，完成輸出清零功能。

第二拍，觸發(fā)器清零之后，當接收脈沖為高電平“1”有效時，輸入數(shù)據(jù)D2D1D0，經(jīng)與非門送至對應觸發(fā)器而寄存下來，在第二拍完成接收數(shù)據(jù)任務。

2.單拍式數(shù)據(jù)寄存器

(1)電路組成。單拍式四位二進制數(shù)據(jù)寄存器的電路組成如圖5.23所示。

(2)工作原理。接受寄存數(shù)據(jù)只需一拍即可，無須先進行清零。當接收脈沖CP有效時，輸入數(shù)據(jù)D3D2D1D0直接存入觸發(fā)器，故稱為單拍式數(shù)據(jù)寄存器。圖5.23單拍式四位二進制數(shù)據(jù)寄存器5.4.2移位寄存器

1.單向移位寄存器

單向移位寄存器只能將寄存的數(shù)據(jù)在相鄰位之間單方向移動。按移動方向分為左移移位寄存器和右移移位寄存器兩種類型。

右移移位寄存器電路如圖5.24所示。圖5.24右移移位寄存器

(1)寫電路的對應關(guān)系：

時鐘方程：

CP0=CP1=CP2=CP3=CP↑

驅(qū)動方程:

D0=Qn1

D1=Qn2

D2=Qn3

D3=D

(2)D觸發(fā)器特征方程為

Qn+1=D(CP↑)

將對應的時鐘方程、驅(qū)動方程分別代入D觸發(fā)器特征方程，進行化簡變換可得狀態(tài)方程:

(3）假定電路初態(tài)為零，而此電路輸入數(shù)據(jù)D在第一、二、三、四個CP脈沖時依次為1、0、1、1，根據(jù)狀態(tài)

方程可得到對應的電路輸出D3D2D1D0的變化情況，如表5.9所示。

根據(jù)表5.9可畫出時序圖如圖5.25所示。圖5.25時序圖

(4）確定該時序電路的邏輯功能。

在圖5.24所示右移移位寄存器電路中，隨著CP脈沖的遞增,觸發(fā)器輸入端依次輸入數(shù)據(jù)D，稱為串行輸入，輸入一個CP脈沖，數(shù)據(jù)向右移動一位。輸出有兩種方式：數(shù)據(jù)從最右端Q0依次輸出，稱為串行輸出；由Q3Q2Q1Q0端同時輸出,稱為并行輸出。串行輸出需要經(jīng)過八個CP脈沖才能將輸入的四個數(shù)據(jù)全部輸出，而并行輸出只需四個CP脈沖。左移移位寄存器電路如圖5.26所示，請讀者自行分析其

功能。

通過分析圖5.24和圖5.26所示電路可知：數(shù)據(jù)串行輸入端在電路最左側(cè)為右移，反之為左移，兩種電路在實質(zhì)上是相

同的。圖5.26左移移位寄存器

2.雙向移位寄存器

既可將數(shù)據(jù)左移、又可右移的寄存器稱為雙向移位寄存器。圖5