實驗4-數(shù)據(jù)通路-實驗報告

班級：計算機科學(xué)與技術(shù)3班學(xué)號：20230810310姓名：康小雪日期：2011-實驗3存儲器實驗預(yù)習(xí)實驗報告疑問：數(shù)據(jù)通路是干嘛的？數(shù)據(jù)通路如何實現(xiàn)其功能？實驗書上的存儲器局部總線開關(guān)接在高電平上，是不是錯了？實驗報告波形圖：參數(shù)設(shè)置：Endtime:2.0usGridsize:100.0ns信號設(shè)置：clk：時鐘信號，設(shè)置周期為100ns占空比為50%。bus_sel:sw|r4|r5|alu|pc_bus的組合，分別代表的是總線〔sw_bus〕開關(guān),將存儲器r4的數(shù)據(jù)顯示到總線上，將存儲器r5的數(shù)據(jù)顯示到總線上，將alu的運算結(jié)果顯示到總線上，將pc的數(shù)據(jù)打入AR中二進制輸入，低電平有效。alu_sel:m|cn|s[3..0]的組合，代表運算器的運算符號選擇，二進制輸入，高電平有效。ld_reg:lddr1|lddr2|ldr4|ldr5|ld_ar的組合，分別表示將總線數(shù)據(jù)載入存放器r1,r2,r4,r5或AR中，二進制輸入，高電平有效。pc_sel:pc_clr|ld|en的組合，分別代表地址計數(shù)器PC的清零〔pc_clr〕、裝載〔pc_ld〕和計數(shù)使能信號〔pc_en〕，二進制輸入，低電平有效。we_rd:信號we和rd的組合，分別代表對ram的讀(we)與寫(rd)的操作，二進制輸入，高電平有效k：k[7]~k[0]，數(shù)據(jù)輸入端信號，十六進制輸入。d:d[7]~d[0]，數(shù)據(jù)輸出中間信號，十六進制雙向信號。d~result:d[7]result~d[0]result，最終的數(shù)據(jù)輸出信號，十六進制輸出。ar:ar[7]~ar[0]，地址存放器AR的輸出結(jié)果，十六進制輸出。pc:pc[7]~pc[0]，地址計數(shù)器PC的輸出結(jié)果，十六進制輸出。仿真波形以在01H單元中寫入05H、02H單元中寫入0AH并進行【〔A加B〕減〔非A與B〕加B】為例：初始狀態(tài):bus_sel=11111,alu_sel=00000,ld_reg=00000,pc_sel=100,we_rd=00,k=00H,總線上無數(shù)據(jù)，呈高阻態(tài)。讀取01H單元的05A：置數(shù)法PC=01H：bus_sel=01111,pc_sel=101PC->AR：bus_sel=11110，ld_reg=00001讀01H單元的數(shù)據(jù)放入R1中：bus_sel=11111，ld_reg=10000，we_rd=01讀取02H單元的0AH：PC+1，PC->AR：bus_sel=11110,ld_reg=00001,pc_sel=111讀01H單元的數(shù)據(jù)放入R2中：bus_sel=11111，ld_reg=01000，we_rd=01將地址加到03H:bus_sel=11110，ld_reg=00001，pc_sel=111驗證數(shù)據(jù)并運算：bus_sel=11101讀取R1中的數(shù)據(jù)：alu_sel=010000，得到R1=05H讀取R2中的數(shù)據(jù)：alu_sel=101010，得到R2=0AH計算〔A加B〕結(jié)果存于R4中：alu_sel=011001，ld_reg=00100，結(jié)果為0FH計算〔非A與B〕結(jié)果存于03H單元中：alu_sel=100010，we_rd=10，結(jié)果為0AH計算〔〔A加B〕加B〕結(jié)果存于04H單元中：R4->R1：bus_sel=10111，ld_reg=10000PC+1，PC->AR：bus_sel=11110,ld_reg=00001,pc_sel=111計算〔〔A加B〕加B〕結(jié)果存于04H單元中：bus_sel=11101，alu_sel=011001，we_rd=10計算〔〔〔A加B〕加B〕減〔非A與B〕〕結(jié)果存于05H中：〔〔A加B〕加B〕->R1：bus_sel=11111，ld_reg=10000，we_rd=01〔非A與B〕->R2：PC=03H：k=03H，bus_sel=01111，pc_sel=101PC->AR：bus_sel=11110，ld_reg=00001〔非A與B〕->R2：bus_sel=11111，ld_reg=01000，we_rd=01PC=05H：PC=05H：k=03H，bus_sel=01111，pc_sel=101PC->AR：bus_sel=11110，ld_reg=00001〔〔〔A加B〕加B〕減〔非A與B〕〕結(jié)果存于05H中：bus_sel=11101，alu_sel=000110，we_rd=10最后結(jié)果為0FH。結(jié)論：本實驗的設(shè)計能結(jié)合了運算器和存儲器，能實現(xiàn)在mif文件中進行初始化，將固定地址單元中存儲的數(shù)據(jù)讀取到運算器中進行〔〔〔A加B〕加B〕減〔非A與B〕〕的運算并將結(jié)果存于指定的內(nèi)存單元中，與實驗要求一致，故電路設(shè)計正確。二、實驗日志預(yù)習(xí)疑問解答：通路是干嘛的？在數(shù)字系統(tǒng)中,各個子系統(tǒng)通過數(shù)據(jù)總線連接形成的數(shù)據(jù)傳送路徑稱為數(shù)據(jù)通路.２．通路如何實現(xiàn)其功能？在這次的實驗中,數(shù)據(jù)通路主要是由運算器局部和存儲器局部組成的,通過運算器的運算結(jié)合存儲器在mif文件的中的操作進行數(shù)據(jù)的傳輸與存儲,從而構(gòu)成一個數(shù)據(jù)通路.錯書上的存儲器局部總線開關(guān)接在高電平上，是不是錯了？事實證明沒有接錯．思考題：畫數(shù)據(jù)通路電路圖時，如何連結(jié)單一總線？如圖:ALU模塊的sw_bus依然連接bus_sel,存儲器局部的sw_bus連接高電平.如何統(tǒng)一兩個模塊的總線輸入端k[7..0]及inputd[7..0]？答:如圖:輸入放在運算器局部,存儲器局部無輸入,存儲器局部的數(shù)據(jù)要么來自總線傳輸,要么從mif文件中讀取.實驗中遇到的問題：1.把之前的alu和ram的原理圖拷到了當(dāng)前工程下面。直接生成該工程的符號文件，連接起來，但是仿真有問題。幾乎是在每一次和總線交換數(shù)據(jù)的時候都得不到正確的值。下面是解決的過程：我疑心是兩個模塊之間通過總線傳輸?shù)臄?shù)據(jù)沒有傳輸成功，于是把alu模塊的d引了一個輸出端口d_alu，從ram模塊的d引出了一個輸出端口d_ram，在仿真波形圖上，然后就可以看到了數(shù)據(jù)到達總線上了，而且這個時候d的值也能看到了，只是后面的最后一個讀操作出來的數(shù)據(jù)不對，本來應(yīng)該是寫進去的07，但現(xiàn)在是17，再仿真就會變成別的數(shù)據(jù)。2.在連接電路圖的時候，我以為存儲器局部的sw_bus連在高電平上是錯的,然后又連到了bus_sel[4],所以得到了上一個局部的仿真結(jié)果,后來不研究了一下那個高電平,發(fā)現(xiàn)是用來處理單一總線問題的,就改成了與書上一樣的圖,我以為上面出現(xiàn)的錯誤結(jié)果和這個有關(guān),改了之后波形圖有變化,但是,還是是錯誤的.但是在兩種情況下功能仿真的結(jié)果都是正確的:問題解決了~原因是周期太短，計算結(jié)果還來不及存入到內(nèi)存單元中，把寫入內(nèi)存的時間周期延長一個周期