VHDL順序語(yǔ)句學(xué)習(xí)課件

許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)1第5講VHDL順序語(yǔ)句順序描述語(yǔ)句只能出現(xiàn)在進(jìn)程（Process）或子程序中，它定義進(jìn)程或子程序所執(zhí)行的算法。順序描述語(yǔ)句按這些語(yǔ)句在進(jìn)程或子程序中出現(xiàn)的順序執(zhí)行，這一點(diǎn)與高級(jí)語(yǔ)言類似。

VHDL中常用的順序描述語(yǔ)句包括：信號(hào)和變量賦值、Wait、If、Case、Loop、Next、Exit、斷言語(yǔ)句、過(guò)程調(diào)用語(yǔ)句、空語(yǔ)句等。許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)2第5講VHDL順序語(yǔ)句所有的順序描述語(yǔ)句都只能在進(jìn)程(process)中使用，進(jìn)程內(nèi)是順序執(zhí)行，進(jìn)程與進(jìn)程之間是并發(fā)的，有點(diǎn)類似于計(jì)算機(jī)操作系統(tǒng)中“進(jìn)程”的概念。5.1進(jìn)程（Process）

Process語(yǔ)句的格式：

[進(jìn)程名]：Process（敏感信號(hào)列表）

Begin

順序描述語(yǔ)句；

EndProcess;

Process語(yǔ)句從Process開(kāi)始，到End

Process結(jié)束，進(jìn)程名可以省略。功能相對(duì)獨(dú)立的模塊可以用一個(gè)進(jìn)程來(lái)描述。許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)3第5講VHDL順序語(yǔ)句Process語(yǔ)句的格式：例1：

Entitymux2Is

Port

(a,b:Instd_logic;

s：Instd_logic;

f：Outstd_logic);

Endmux2；

ArchitecturebehaviorOfmux2Is

Begin

mux2:Process(a,b,s)

Begin

If(s=‘0’)Thenf<=a;

Elsef<=b;

EndIf;

EndProcess;

Endbehavior;5.1進(jìn)程（Process）許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)4第5講VHDL順序語(yǔ)句Process的啟動(dòng)和敏感信號(hào)列表：進(jìn)程在仿真運(yùn)行中，總是處于兩個(gè)狀態(tài)之一：執(zhí)行或掛起。初始啟動(dòng)時(shí)，進(jìn)程處于執(zhí)行狀態(tài)，進(jìn)程中的順序語(yǔ)句從前向后逐句執(zhí)行一遍，即從Process執(zhí)行到EndProcess之前。當(dāng)最后一條語(yǔ)句執(zhí)行完后，返回到進(jìn)程開(kāi)始的Process語(yǔ)句，進(jìn)程處于掛起狀態(tài)。此時(shí)，只要該進(jìn)程的敏感信號(hào)列表中任何一個(gè)信號(hào)發(fā)生變化(即信號(hào)的值發(fā)生變化，如從“1”變到“0”或從“0”變到“1”)，進(jìn)程又再次處于執(zhí)行狀態(tài)。然后，再掛起，再執(zhí)行，一直循環(huán)下去，直到仿真結(jié)束。從硬件方面來(lái)看，一個(gè)Process相當(dāng)于一個(gè)電路模塊，它的敏感信號(hào)列表指明了所有能引起該電路模塊狀態(tài)發(fā)生改變的信號(hào)。例1中mux2進(jìn)程的敏感信號(hào)列表是(a，b，s)，三個(gè)信號(hào)中的任何一個(gè)發(fā)生變化，都引起進(jìn)程重新執(zhí)行。從硬件特性來(lái)看，二選一電路的a，b，s輸入的變化都可能引起輸出發(fā)生變化。5.1進(jìn)程（Process）許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)5第5講VHDL順序語(yǔ)句Process的啟動(dòng)和敏感信號(hào)列表：敏感信號(hào)列表對(duì)于進(jìn)程至關(guān)重要，它是進(jìn)程描述的一個(gè)重要組成部分。一般來(lái)說(shuō)，如果描述的是組合電路模塊，那么敏感信號(hào)列表必須包括所有的輸入信號(hào)；否則，在綜合時(shí)會(huì)出錯(cuò)，在仿真時(shí)將導(dǎo)致一個(gè)錯(cuò)誤的結(jié)果。如果描述的是時(shí)序電路模塊，那么敏感信號(hào)列表只需要包括時(shí)鐘信號(hào)和異步清零／置位信號(hào)。因?yàn)?，觸發(fā)器的輸出只在時(shí)鐘上升／下降沿才會(huì)改變。在一個(gè)結(jié)構(gòu)體里可以有多個(gè)Process語(yǔ)句，這些Process之間可以通過(guò)一些信號(hào)相互聯(lián)系。在一個(gè)Process的執(zhí)行中，某個(gè)信號(hào)的值發(fā)生改變，它會(huì)導(dǎo)致另一個(gè)(或幾個(gè))進(jìn)程的重新執(zhí)行，如此構(gòu)成所有進(jìn)程的反復(fù)執(zhí)行。5.1進(jìn)程（Process）許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)6第5講VHDL順序語(yǔ)句1.信號(hào)和變量的賦值：信號(hào)的賦值語(yǔ)句格式：目標(biāo)信號(hào)名<=表達(dá)式;例2：

c<=‘1’;

q<=“010010”;

q(1)<=‘1’;

q(3downto1)<=“001”;

a<=b;

s<=axorb;

x<=y+z;需要特別注意的是：VHDL是強(qiáng)類型語(yǔ)言，左邊的信號(hào)量和右邊的表達(dá)式的類型和位長(zhǎng)度都必須一致，否則將出錯(cuò)。5.2進(jìn)程（Process）中的順序語(yǔ)句許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)7第5講VHDL順序語(yǔ)句1.信號(hào)和變量的賦值：變量的賦值語(yǔ)句格式：目標(biāo)變量名:=表達(dá)式;例3：

v:=‘1’;

s:=“010010”；

變量賦值的符號(hào)與信號(hào)賦值的符號(hào)不同，表達(dá)式與信號(hào)賦值的表達(dá)式寫(xiě)法是完全一樣的。變量與信號(hào)有明顯的區(qū)別：變量只在定義它的進(jìn)程和子程序內(nèi)有效，無(wú)法傳遞到進(jìn)程之外；而信號(hào)在定義它的結(jié)構(gòu)體內(nèi)有效。賦給變量的值立即成為當(dāng)前值；而賦給信號(hào)的值必須在進(jìn)程結(jié)束后才能成為當(dāng)前值。5.2進(jìn)程（Process）中的順序語(yǔ)句許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)8第5講VHDL順序語(yǔ)句2.轉(zhuǎn)向控制語(yǔ)句：條件控制語(yǔ)句——If語(yǔ)句：

IF語(yǔ)句的基本格式：

If條件ThenIf條件Then順序描述語(yǔ)句; 順序描述語(yǔ)句;

ElseEndIf;順序描述語(yǔ)句;

EndIf;5.2進(jìn)程（Process）中的順序語(yǔ)句許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)9第5講VHDL順序語(yǔ)句2.轉(zhuǎn)向控制語(yǔ)句：條件控制語(yǔ)句——If語(yǔ)句：例4：EntitydffIs

Port(d：Instd_logic；clk:Instd_logic；

q:Outstd_logic);Enddff;ArchitecturebehaviorOfdffIs

Begin

Process(clk)

Begin

If(clk'eventandclk＝’l’)Then

q<=d;

EndIf;

EndProcess;Endbehavior;5.2進(jìn)程（Process）中的順序語(yǔ)句許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)10第5講VHDL順序語(yǔ)句2.轉(zhuǎn)向控制語(yǔ)句：條件控制語(yǔ)句——If語(yǔ)句：

IF語(yǔ)句的基本格式：

If條件1Then順序描述語(yǔ)句;

Elsif條件2Then順序描述語(yǔ)句;

Elsif條件3Then

...

Else順序描述語(yǔ)句;

EndIf; 5.2進(jìn)程（Process）中的順序語(yǔ)句許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)11第5講VHDL順序語(yǔ)句2.轉(zhuǎn)向控制語(yǔ)句：條件控制語(yǔ)句——Case語(yǔ)句：

Case語(yǔ)句的基本格式：

Case表達(dá)式Is

When條件表達(dá)式1=>順序描述語(yǔ)句；

When條件表達(dá)式2=>順序描述語(yǔ)句；

...

When條件表達(dá)式n=>順序描述語(yǔ)句；

EndCase;

Case語(yǔ)句的各個(gè)條件表達(dá)式之間沒(méi)有優(yōu)先級(jí)，所以，給定的條件表達(dá)式不能有重疊，否則將無(wú)法確定執(zhí)行哪一個(gè)分支。而且，如果沒(méi)有列舉出Case和Is之間的表達(dá)式的全部取值，則Whenothers=>必不可少。

5.2進(jìn)程（Process）中的順序語(yǔ)句條件表達(dá)式可以是以下格式：When值=>When值1|值2|...|值n=>When值ito值j=>Whenothers=>它們分別表示條件表達(dá)式的值是某個(gè)確定的值、多個(gè)值中的一個(gè)、一個(gè)取值范圍中的一個(gè)和其他所有的默認(rèn)值。許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)12第5講VHDL順序語(yǔ)句2.轉(zhuǎn)向控制語(yǔ)句：

Case語(yǔ)句和If語(yǔ)句的區(qū)別：在大多數(shù)情況下，能用Case語(yǔ)句描述的邏輯電路，同樣也可以用多條件If語(yǔ)句來(lái)描述。但有時(shí)能用If語(yǔ)句描述的邏輯電路，卻不能用Case語(yǔ)句描述。通常在Case語(yǔ)句中，條件表達(dá)式(When語(yǔ)句)可以顛倒次序，不致于發(fā)生錯(cuò)誤。但對(duì)于多條件的If語(yǔ)句，卻不能顛倒條件的次序。因?yàn)樵贑ase語(yǔ)句中，條件表達(dá)式是沒(méi)有優(yōu)先級(jí)的，而多條件的If語(yǔ)句的條件是有優(yōu)先級(jí)的。在If語(yǔ)句中，最前面的條件其優(yōu)先級(jí)最高，越往后優(yōu)先級(jí)越低，也就是說(shuō)，先處理最起始的條件；如果不滿足，再處理下一個(gè)條件。而在Case語(yǔ)句中，所有值的判定是并行處理的。例如，優(yōu)先級(jí)編碼器可以用If語(yǔ)句來(lái)描述，但不可以用Case語(yǔ)句描述。5.2進(jìn)程（Process）中的順序語(yǔ)句許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)13第5講VHDL順序語(yǔ)句2.轉(zhuǎn)向控制語(yǔ)句：例5（8位優(yōu)先編碼器）：EntitypriorityIsport(I:inbit_vector(7downto0);A:outbit_vector(2downto0);--encodedoutputGS:outbit);--groupsignaloutputEndpriority;Architecturev1OfpriorityIsBegin

process(I)beginGS<='1';--setdefaultoutputsA<="000";

IfI(7)='1'thenA<="111";ElsifI(6)='1'thenA<="110";ElsifI(5)='1'thenA<="101";ElsifI(4)='1'thenA<="100";ElsifI(3)='1'thenA<="011";ElsifI(2)='1'thenA<="010";ElsifI(1)='1'thenA<="001";ElsifI(0)='1'thenA<="000";ElseGS<='0';Endif;Endprocess;Endv1;5.2進(jìn)程（Process）中的順序語(yǔ)句許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)14第5講VHDL順序語(yǔ)句2.轉(zhuǎn)向控制語(yǔ)句：循環(huán)控制語(yǔ)句——For循環(huán)：

For循環(huán)語(yǔ)句的基本格式：

[標(biāo)號(hào):]For循環(huán)變量in循環(huán)次數(shù)范圍Loop順序描述語(yǔ)句;

End

Loop

[標(biāo)號(hào)];這里，標(biāo)號(hào)是可以省略的；循環(huán)變量是整數(shù)型變量，它不需要在結(jié)構(gòu)體或進(jìn)程中定義，在循環(huán)體(由順序描述語(yǔ)句構(gòu)成)中不能通過(guò)信號(hào)或變量給循環(huán)變量賦值。5.2進(jìn)程（Process）中的順序語(yǔ)句許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)15第5講VHDL順序語(yǔ)句2.轉(zhuǎn)向控制語(yǔ)句：例6

For循環(huán)（奇偶校驗(yàn)電路）：Entityparity_checkerIs

Port(data：Instd_logic_vector(7downtoO);

p:Outstd_logic);Endparity_checker;ArcLitecturebehaviorOfparity_checkerIs

Begin

Process(data)

Variabletmp:std_logic;

Begin

tmp:=‘0’;

Foriin7downto0Loop

tmp:=tmpxordata(O);

EndLoop；

p<=tmp;

EndProcess;Endbehavior;5.2進(jìn)程（Process）中的順序語(yǔ)句許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)16第5講VHDL順序語(yǔ)句2.轉(zhuǎn)向控制語(yǔ)句：循環(huán)控制語(yǔ)句——While循環(huán)：

While循環(huán)語(yǔ)句的基本格式：

[標(biāo)號(hào):]While條件Loop順序描述語(yǔ)句;

End

Loop

[標(biāo)號(hào)];這里，當(dāng)條件為“真”時(shí)，執(zhí)行循環(huán)體中的語(yǔ)句；如果條件為“假”時(shí)，則結(jié)束循環(huán)。在循環(huán)體內(nèi)，必須包含條件式中判別變量的賦值語(yǔ)句，否則會(huì)形成死循環(huán)。實(shí)際上，固定次數(shù)的循環(huán)一般用For循環(huán)，不定次數(shù)的循環(huán)用While循環(huán)比較方便。但在進(jìn)行需要綜合的電路描述時(shí)，不定次數(shù)的循環(huán)較難控制，所以，一般不用While循環(huán)。5.2進(jìn)程（Process）中的順序語(yǔ)句許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)17第5講VHDL順序語(yǔ)句2.轉(zhuǎn)向控制語(yǔ)句：

Next語(yǔ)句：

Next語(yǔ)句的基本格式：

Next[標(biāo)號(hào)]

[When條件];

Next語(yǔ)句用于從循環(huán)體跳出本次循環(huán)。執(zhí)行到該語(yǔ)句時(shí)，如果條件為“真”時(shí)，將結(jié)束本次循環(huán)，跳到“標(biāo)號(hào)”規(guī)定的語(yǔ)句，開(kāi)始下次循環(huán)。如果標(biāo)號(hào)省略，則表示跳到本層循環(huán)的起始位置，開(kāi)始下一次循環(huán)。如果標(biāo)號(hào)不省略，則可以跳到多層嵌套循環(huán)的指定外層循環(huán)起始處。如果“When條件”省略，則執(zhí)行到Next語(yǔ)句時(shí)無(wú)條件結(jié)束本次循環(huán)。如果“When條件”不省略，則條件為T(mén)rue時(shí)，結(jié)束本次循環(huán)。5.2進(jìn)程（Process）中的順序語(yǔ)句許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)18第5講VHDL順序語(yǔ)句2.轉(zhuǎn)向控制語(yǔ)句：

Exit語(yǔ)句：

Exit語(yǔ)句的基本格式：

Exit[標(biāo)號(hào)]

[When條件];

Exit語(yǔ)句用于結(jié)束循環(huán)。執(zhí)行到該語(yǔ)句時(shí)，如果條件為“真”時(shí)，將結(jié)束循環(huán)，跳到“標(biāo)號(hào)”規(guī)定的語(yǔ)句。如果標(biāo)號(hào)省略，則表示跳到EndLoop語(yǔ)句的后繼位置，開(kāi)始向后執(zhí)行。如果標(biāo)號(hào)不省略，則可以跳到多層嵌套循環(huán)的指定外層循環(huán)起始處。如果“When條件”省略，則執(zhí)行到Next語(yǔ)句時(shí)無(wú)條件結(jié)束循環(huán)。如果“When條件”不省略，則條件為T(mén)rue時(shí)，結(jié)束循環(huán)。5.2進(jìn)程（Process）中的順序語(yǔ)句許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)19第5講VHDL順序語(yǔ)句2.轉(zhuǎn)向控制語(yǔ)句：

Next語(yǔ)句和Exit語(yǔ)句的區(qū)別：

Next只結(jié)束本次循環(huán)，開(kāi)始下一次循環(huán)；而Exit語(yǔ)句結(jié)束整個(gè)循環(huán)，跳出循環(huán)體外。5.2進(jìn)程（Process）中的順序語(yǔ)句許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)20第5講VHDL順序語(yǔ)句3.

Wait等待語(yǔ)句（進(jìn)程掛起語(yǔ)句）：進(jìn)程的狀態(tài)還可以通過(guò)Wait語(yǔ)句來(lái)控制，當(dāng)進(jìn)程執(zhí)行到Wait語(yǔ)句時(shí)，將被掛起，并設(shè)置好再次執(zhí)行的條件?？梢允菬o(wú)限等待(Wait)或有限等待。有限等待的條件可以是：等待一段時(shí)間(WaitFor)、等待某些信號(hào)發(fā)生變化(Waiton)、等待某個(gè)條件滿足(WaitUntil)，這幾個(gè)條件還可以組合成一個(gè)復(fù)合條件。5.2進(jìn)程（Process）中的順序語(yǔ)句許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)21第5講VHDL順序語(yǔ)句3.

Wait等待語(yǔ)句（進(jìn)程掛起語(yǔ)句）：

Waiton語(yǔ)句格式：

Waiton信號(hào)列表；信號(hào)列表可以包括一個(gè)或多個(gè)信號(hào)，信號(hào)列表中的任何一個(gè)信號(hào)的值發(fā)生變化，進(jìn)程將結(jié)束掛起狀態(tài)，進(jìn)入執(zhí)行狀態(tài)，執(zhí)行Waiton語(yǔ)句后面的語(yǔ)句。如：

Waitona，b，s;它等待信號(hào)a、b、s中的任何一個(gè)發(fā)生變化。5.2進(jìn)程（Process）中的順序語(yǔ)句許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)22第5講VHDL順序語(yǔ)句3.

Wait等待語(yǔ)句（進(jìn)程掛起語(yǔ)句）：例7：Entitymux2Is

Port(a,b:Instd_logic;

s：Instd_logic;

f：Outstd_logic);Endmux2；ArchitecturebehaviorOfmux2IsBegin

mux2:Process(a,b,s)

Begin

If(s=‘0’)Thenf<=a;

Elsef<=b;

EndIf;

EndProcess;Endbehavior;5.2進(jìn)程（Process）中的順序語(yǔ)句mux2:Process()Begin

If(s=‘0’)Thenf<=a;

Elsef<=b;

EndIf;

Waitona,b,s;EndProcess;許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)23第5講VHDL順序語(yǔ)句3.

Wait等待語(yǔ)句（進(jìn)程掛起語(yǔ)句）：

WaitUntil語(yǔ)句格式：

WaitUntil布爾表達(dá)式；當(dāng)布爾表達(dá)式為“真”時(shí)，進(jìn)程將結(jié)束掛起狀態(tài)，進(jìn)入執(zhí)行狀態(tài)，執(zhí)行WaitUntil語(yǔ)句的后繼語(yǔ)句。如：

WaitUntila＝’1’;此時(shí)，當(dāng)信號(hào)量a的值不是’1’時(shí)，進(jìn)程執(zhí)行到該語(yǔ)句將被掛起，當(dāng)a的值為’1’時(shí)進(jìn)程再次被啟動(dòng)，繼續(xù)執(zhí)行Wait語(yǔ)句的后繼語(yǔ)句。5.2進(jìn)程（Process）中的順序語(yǔ)句許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)24第5講VHDL順序語(yǔ)句3.

Wait等待語(yǔ)句（進(jìn)程掛起語(yǔ)句）：

WaitFor語(yǔ)句格式：

WaitFor時(shí)間表達(dá)式；如：

WaitFor30ns;

WaitFor語(yǔ)句只能仿真時(shí)使用，不能被綜合。5.2進(jìn)程（Process）中的順序語(yǔ)句許鋼

2024/1/4在系統(tǒng)可編程技術(shù)應(yīng)用設(shè)計(jì)25第5講VHDL順序語(yǔ)句3.

Wait等待語(yǔ)句（進(jìn)程掛起語(yǔ)句）：

復(fù)合Wait語(yǔ)句：例如：

Waitonclkuntilclk=‘1’;該語(yǔ)句等待到clk信號(hào)的值發(fā)生變化，而且clk的值為‘1’（即clk從‘0’變到‘1’時(shí))，進(jìn)程將結(jié)束掛起狀態(tài)，進(jìn)入執(zhí)行狀態(tài)，執(zhí)行該語(yǔ)句的后繼語(yǔ)句。編程時(shí)注意