ASIC的版圖設(shè)計(jì)方法

2024/1/11浙大微電子集成電路實(shí)現(xiàn)方法可歸納為兩大類:版圖設(shè)計(jì)法(本講介紹)

全定制設(shè)計(jì)法(模擬IC)標(biāo)準(zhǔn)單元設(shè)計(jì)法(數(shù)字IC)現(xiàn)場(chǎng)可編程器件法(第七講介紹)ROM、PROM、EPROM、EEPROM系列PAL、GAL系列CPLD、FPGA系列版圖的基本要素1/522024/1/11浙大微電子一、全定制版圖設(shè)計(jì)方法

Full-CustomDesignApproach

以人工設(shè)計(jì)為主計(jì)算機(jī)作為繪圖與規(guī)則檢查工具起輔助作用元器件,最佳尺寸（性能、驅(qū)動(dòng)力、面積）拓?fù)浣Y(jié)構(gòu),要有最合理的布局（面積）連線,要尋找到最短路徑（延時(shí)）全定制設(shè)計(jì)IC的特點(diǎn)設(shè)計(jì)成本高（人工慢、貴、上市時(shí)間長(zhǎng)）制造成本低（面積小，更多的產(chǎn)出）性能好（連線短，延時(shí)?。?/522024/1/11浙大微電子全定制版圖適應(yīng)對(duì)象產(chǎn)量浩大的通用集成電路從成本與性能考慮模擬集成電路、高壓及功率集成電路器件多樣、電路形式無規(guī)則（相對(duì)于數(shù)字電路而言）數(shù)字電路中最底層的基本單元（如標(biāo)準(zhǔn)邏輯單元、I/O單元）滿足性能最佳、面積最小的要求簡(jiǎn)單、規(guī)模較小而又有一定批量的專用電路在設(shè)計(jì)者力所能及的情況下做到最優(yōu)(時(shí)間與正確性把握的折中)3/52最基本的CMOSIC制作工藝流程1、P阱(或N阱)2、有源區(qū)(制作MOS晶體管的區(qū)域)3、N-場(chǎng)注入(調(diào)整P型MOS管場(chǎng)區(qū)的雜質(zhì)濃度,減小寄生效應(yīng))4、P-場(chǎng)注入(調(diào)整N型MOS管場(chǎng)區(qū)的雜質(zhì)濃度,減小寄生效應(yīng))5、多晶硅柵(MOS管的柵極或稱門極)6、N+注入(形成N型MOS管的源漏區(qū))7、P+注入(形成P型MOS管的源漏區(qū))8、引線孔(金屬鋁與硅片的接觸孔)9、一鋁(第一層金屬連線)10、通孔(兩層金屬鋁線之間的接觸孔)11、二鋁(第二層金屬連線)12、壓焊塊(輸入、輸出引線壓焊盤)2024/1/11浙大微電子4/522024/1/11浙大微電子版圖全貌

ZDLX-1H

5/522024/1/11浙大微電子N

阱（TB）

ZDLX-1H6/522024/1/11浙大微電子有源區(qū)（TO）

ZDLX-1H7/522024/1/11浙大微電子多晶硅柵（GT）

ZDLX-1H8/522024/1/11浙大微電子P+源漏區(qū)（SP）

ZDLX-1H

9/522024/1/11浙大微電子N+源漏區(qū)（SN）

ZDLX-1H取P+源漏區(qū)的反版10/522024/1/11浙大微電子金屬1（A1）

ZDLX-1H11/522024/1/11浙大微電子金屬2（A2）

ZDLX-1H12/522024/1/11浙大微電子金屬3（A3）

ZDLX-1H13/522024/1/11浙大微電子PAD壓焊塊（CP）

ZDLX-1H14/52問題少了哪幾塊版圖？為什么少了？2024/1/11浙大微電子15/522024/1/11浙大微電子PDK中的PCELLPMOSNMOS電阻PNP電容電感16/522024/1/11浙大微電子64路PDP顯示掃描高壓驅(qū)動(dòng)芯片

博士生洪慧（2002.9-2007.9）17/522024/1/11浙大微電子18bit音頻ADC版圖博士生馬紹宇（2003.9-2008.10）18/522024/1/11浙大微電子18bit音頻DAC版圖

博士生黃小偉（2003.9-2009.3）19/522024/1/11浙大微電子2.4GHzPLL（鎖相環(huán)）版圖

博士生周海峰（2004.9-2010.1）20/522024/1/11浙大微電子700V高壓PWM芯片(3umBCD)

碩士生梁劍（1998.9-2001.3）21/522024/1/11浙大微電子鋰離子電池保護(hù)器(0.6umCMOS)

22/522024/1/11浙大微電子光電圖像傳感器(0.6umCMOS)

碩士生周鑫（2001.9-2004.3）23/522024/1/11浙大微電子漏電保護(hù)器ASIC芯片(0.5um)

碩士生付文、范鎮(zhèn)淇（2006-2011）24/522024/1/11浙大微電子優(yōu)化設(shè)計(jì)（2.2→0.72mm2）工藝改進(jìn)（0.6um–0.5um）管子寬長(zhǎng)比的優(yōu)化（最小尺寸）算法的優(yōu)化（計(jì)數(shù)器的復(fù)用）邏輯單元的優(yōu)化（DFF從22只管子→16只管子）1.8mm1.2mm0.9mm0.8mm增加了四項(xiàng)功能1、有無延時(shí)可選2、延時(shí)類型可選3、ESD保護(hù)4、抗空間輻照(EMC)25/522024/1/11浙大微電子“浙大綠芯1號(hào)”

ZDLX-1H節(jié)能芯片

碩士生彭成（2008.9-2011.3）0.73mm*0.62mm，面積為0.453mm2

26/522024/1/11浙大微電子應(yīng)用電路的設(shè)計(jì)整流電路降壓電路濾波電路穩(wěn)壓電路

27/522024/1/11浙大微電子EMC試驗(yàn)、壽命試驗(yàn)、高低溫、噪聲EMI(10KHz以上時(shí))EMS浪涌（雷電）（2KV,4KV）快變脈沖群（振鈴）空間輻照（輻射）（100MHz–1GHz）靜電ESD（接觸式、非接觸式，4KV,8KV）壽命實(shí)驗(yàn)（10萬次以上）高低溫實(shí)驗(yàn)（-40°C–85°C）噪聲實(shí)驗(yàn)（25dB以下）28/522024/1/11浙大微電子高壓熒光燈驅(qū)動(dòng)電路(650V)

碩士生劉劍（2001.9-2004.3）29/522024/1/11浙大微電子電子鎮(zhèn)流器驅(qū)動(dòng)電路（600V）

碩士生姚云龍（2000.9-2003.3）30/522024/1/11浙大微電子功率因數(shù)調(diào)整器（Bipolar）

碩士生詹樺（2000.9-2003.3）31/522024/1/11浙大微電子電子鐘電路（鋁柵工藝）32/522024/1/11浙大微電子通信鏈路保護(hù)芯片(雙向SCR)

碩士生王澤（2003.9-2006.3）33/522024/1/11浙大微電子65nm高精度ΣΔDAC

直博生王昊（2010.9-）34/522024/1/11浙大微電子65nm高精度ΣΔADC

碩士生梁國(guó)（2009.9-2012.3）

RAM(256*24)ROM(128*24)35/522024/1/11浙大微電子65nm2.4GHz，6GHz小數(shù)分頻PLL

碩士生梁筱、楊偉偉（2009.9-2012.3）36/522024/1/11浙大微電子MPW

Multi-PurposeWafer37/522024/1/11浙大微電子二、半定制設(shè)計(jì)方法（標(biāo)準(zhǔn)單元法）

Semi-CustomDesignApproach標(biāo)準(zhǔn)單元法也叫庫(kù)單元法，用在數(shù)字IC設(shè)計(jì)中。先將IC設(shè)計(jì)中可能會(huì)遇到的所有基本邏輯單元(包括I/O單元)的版圖用全定制的方法設(shè)計(jì)好后存入庫(kù)中按照最佳設(shè)計(jì)原則(速度、面積)

遵照一定的外形尺寸約束實(shí)際設(shè)計(jì)ASIC時(shí)從單元庫(kù)中調(diào)出所要的單元版圖按照一定的拼接規(guī)則拼接留出平行且寬度可調(diào)的布線通道（水平與垂直走線分層）38/522024/1/11浙大微電子標(biāo)準(zhǔn)單元法中“等高不等寬”原則基本邏輯單元的邏輯功能和驅(qū)動(dòng)能力不同,其版圖面積也不同單元版圖設(shè)計(jì)必須滿足一個(gè)約束條件在某一個(gè)方向上它們的尺寸必須是完全一致的：寬度可以不一,但高度卻必須完全相等這就是所謂的“等高不等寬”原則這一原則是標(biāo)準(zhǔn)單元設(shè)計(jì)法得以實(shí)施的根本保證既保證了器件的多元化，又保證了走線通道的規(guī)則化39/522024/1/11浙大微電子標(biāo)準(zhǔn)單元版圖布局PADChannelCell40/522024/1/11浙大微電子帶內(nèi)波紋抽取/插值濾波器(0.18um)

碩士生陳磊、蔡友（2005.9-2007.7）1P6M41/522024/1/11浙大微電子標(biāo)準(zhǔn)單元法的特點(diǎn)布線通道當(dāng)兩排元件之間的連線較少時(shí),布線通道就窄些,以減少面積浪費(fèi);當(dāng)兩排元件之間的連線較多時(shí),布線通道就寬些,以保證布通率I/O壓焊塊四周I/O壓焊塊的個(gè)數(shù)可根據(jù)實(shí)際需要安置面積或受CORE限制，或受I/O個(gè)數(shù)限制邏輯單元同一種功能的邏輯門，可有不同的版圖尺寸（寬度），用戶可根據(jù)對(duì)驅(qū)動(dòng)能力的不同需求調(diào)用不同寬度的單元42/522024/1/11浙大微電子標(biāo)準(zhǔn)單元法中的單元庫(kù)和庫(kù)單元標(biāo)準(zhǔn)單元法中一個(gè)很重要的工作是建庫(kù),繁復(fù)的建庫(kù)工作需要大量人力和時(shí)間的投入每一種邏輯功能需要相應(yīng)的庫(kù)單元與之對(duì)應(yīng),但同一種邏輯的單元也會(huì)因?yàn)轵?qū)動(dòng)能力的不同而有不同的型號(hào)和不同的版圖面積單元庫(kù)中的每個(gè)庫(kù)單元都有三種描述形式:單元的邏輯符號(hào)(以L表征)單元的拓?fù)浒鎴D(以O(shè)表征)單元的掩膜版圖(以A表征)43/522024/1/11浙大微電子邏輯“非門”（倒相器）的

邏輯符號(hào)、拓?fù)浒鎴D、掩膜版圖

44/522024/1/11浙大微電子庫(kù)單元三種描述方式的意義單元的邏輯符號(hào)用以建立邏輯圖單元的拓?fù)浒鎴D描述單元版圖的外形尺寸、輸入/輸出的位置為使單元之間的連線都處于布線通道之內(nèi),單元本身的PIN口必須處于單元的上下兩排，從上、下都可鏈接單元的掩膜版圖才是最終的有效制版信息注意每種單元的三種描述之間名稱要一一對(duì)應(yīng)45/522024/1/11浙大微電子標(biāo)準(zhǔn)單元法設(shè)計(jì)ASIC采用標(biāo)準(zhǔn)單元設(shè)計(jì)IC時(shí),只需調(diào)用各單元的拓?fù)浒鎴D即可拓?fù)浒鎴D的簡(jiǎn)單外形大大壓縮了數(shù)據(jù)的處理量有助于設(shè)計(jì)者的直觀檢查經(jīng)過自動(dòng)布局布線處理后,再進(jìn)行一次數(shù)據(jù)轉(zhuǎn)換,將所有單元、I/O的拓?fù)浒鎴D轉(zhuǎn)換成掩膜版圖,得到最終可供制版的掩膜數(shù)據(jù)（GDS-II）所有的庫(kù)單元在入庫(kù)時(shí)都必須進(jìn)行嚴(yán)格的設(shè)計(jì)規(guī)則檢查和電連接性檢查,確保其萬無一失的正確性和可靠性。46/522024/1/11浙大微電子庫(kù)單元設(shè)計(jì)中需要注意的地方

單元最上端布以貫穿整個(gè)單元的鋁線,作為電源線VDD,

單元最下端布以貫穿整個(gè)單元的鋁線,作為地線VSS,

這樣在單元拼接時(shí),電源線和地線就可以分別直接相連2.每個(gè)輸入/輸出端(PIN)在單元的上下兩個(gè)方向都能引入或引出,以利通道布線左：三輸入或非門中：Filler右：兩級(jí)倒相器左：三輸入或非門中：Filler右：兩級(jí)倒相器4