集成電路版圖設(shè)計項目教程 課件 6模擬集成電路版圖

《集成電路版圖設(shè)計項目教程》2024/1/15模擬版圖設(shè)計技術(shù)一Pcell版圖二2024/1/15項目6模擬集成電路版圖設(shè)計2024/1/15任務(wù)6.1模擬版圖設(shè)計技術(shù)（1）電流密度電路中各支路需要多大電流，畫版圖前都要設(shè)計好。線電流計算，一條金屬布線所能承受的電流等于金屬線的線截面積乘以線電流密度。其中電流密度公式為：J=I/S，J是電流密度，I是電流，S是布線的截面面積，S=布線寬（W）乘布線厚（H），在芯片中，單位是mA/μm2。這個參數(shù)可以在PDK文件中查到，在SMIC0.35μm工藝中，該值約為1.0mA/μm2，0.35μm以下工藝典型CMOS工藝電流密度約為0.5mA/μm2或更小，詳查相關(guān)說明文件。線電流計算公式為：I=S×J=W×H×J。電路中可能有多條路徑，每一條都有自己的電流要求，即每條路徑都有自己的最小金屬線寬要求。項目6模擬集成電路版圖設(shè)計2024/1/15任務(wù)6.1模擬版圖設(shè)計技術(shù)（2）耦合效應(yīng)耦合效應(yīng)主要分為兩個方面：襯底耦合和信號線之間耦合。襯底耦合襯底耦合是指襯底噪聲通過襯底阱區(qū)接觸或襯底寄生電阻電容耦合到電路中的所有器件。由于襯底耦合的作用區(qū)域較大，因而襯底耦合對芯片性能的影響程度也較嚴重。信號線之間耦合信號線之間耦合是指信號線之間通過寄生電容產(chǎn)生耦合干擾。信號線之間耦合產(chǎn)生的實質(zhì)是信號線之間存在的寄生電容，如果消除了寄生電容，就可以從根本上消除信號線間耦合。項目6模擬集成電路版圖設(shè)計2024/1/15任務(wù)6.1模擬版圖設(shè)計技術(shù)（3）寄生效應(yīng)在芯片中，所有器件包括金屬連線在內(nèi)都會由于接觸或?qū)盈B等原因在器件周圍產(chǎn)生寄生電阻和電容，并影響電路的實際性能。這些寄生的電阻和電容通常由器件的幾何尺寸決定，因此降低線寬可以明顯降低寄生影響。比如MOS管器件，降低溝道長度可以減小寄生電阻和電容，但同時也會帶來短溝道效應(yīng)。寄生電容

金屬布線之間（同布線層或不同布線層）、金屬布線與襯底之間都存在平面電容；上層布線到下層布線、下層布線到襯底之間存在邊緣電容。減少寄生電容的方法：布線盡可能短。選擇金屬層。布線避開電路單元。寄生電阻

每一條布線都存在寄生電阻。為了降低寄生電阻，需要使用最厚的金屬布線層。一般情況下，越厚的金屬布線具有越小的方塊電阻。如果遇到相同的金屬布線層厚度，可以用幾層相鄰金屬布線重疊形成并聯(lián)結(jié)構(gòu)，可以減小寄生電阻。MOS器件寄生參數(shù)MOS管器件本身存在兩種寄生分布電容：摻雜電容和柵電容。項目6模擬集成電路版圖設(shè)計2024/1/15任務(wù)6.1模擬版圖設(shè)計技術(shù)（4）天線效應(yīng)集成電路制造工藝中，在制作MOS管柵（poly）層的時候，電荷可能積累在柵上，并產(chǎn)生電壓足以使電流穿過柵的氧化層，雖然這種情況不會破壞柵氧化層，但會降低氧化層絕緣程度。這種降低程度和柵氧化層面積內(nèi)通過的電荷數(shù)成正比。每一poly層積累的正電荷與它的面積成正比，如果一塊很小的柵氧化層連接到一塊很大的poly圖層時，就可能造成超出比例的破壞，因為大塊的poly層就像一個天線一樣收集電荷，當大面積的第一層金屬直接與柵極相連，在金屬制作過程中，其周圍聚集的離子會增加其電勢，進而使柵電壓增加，導致柵氧化層擊穿，這種效應(yīng)稱為天線效應(yīng)。大多數(shù)的版圖中都可能有少數(shù)這樣面積大的poly圖層。天線效應(yīng)的消除方法：跳線法。添加天線器件，給“天線”加上反偏二極管。對于上述方法都不能消除的長布線上的天線效應(yīng)，可通過插入緩沖器，切斷長布線來消除天線效應(yīng)。項目6模擬集成電路版圖設(shè)計2024/1/15任務(wù)6.1模擬版圖設(shè)計技術(shù)（5）閂鎖效應(yīng)對于CMOS工藝，還存在著另一類特有的寄生效應(yīng)：閂鎖效應(yīng)（Latch-up）。它由CMOS工藝中的PMOS有源區(qū)、N阱區(qū)、P型襯底區(qū)、NMOS有源區(qū)構(gòu)成四層雙極載流子晶體管（BJT）結(jié)構(gòu)的PNPN管。項目6模擬集成電路版圖設(shè)計

如果PMOS管的漏端存在大電壓擺動（超過VDD），將會向N阱區(qū)或P型襯底注入很大的位移電流，從而使兩個BJT因觸發(fā)而導通（通常情況下是PNP比較容易觸發(fā)起來），VDD至GND間形成低阻通路。之后就算外界干擾消失，由于兩三極管之間形成正反饋，還是會有電源和地之間的漏電，即鎖定狀態(tài)。Latch-up由此而產(chǎn)生。2024/1/15任務(wù)6.1模擬版圖設(shè)計技術(shù)（5）閂鎖效應(yīng)閂鎖效應(yīng)通常會導致電路功能失效，嚴重時可燒毀芯片，避免閂鎖效應(yīng)的方法主要由以下幾種：在CMOS的有源區(qū)周圍增加盡可能多的接觸孔，降低寄生電阻電容值。襯底接觸孔和阱接觸孔應(yīng)盡量靠近源區(qū)，以降低阱電阻和襯底電阻的阻值。將PMOS盡量遠離NMOS以增大PNPN結(jié)的導通電壓，或使NMOS盡量靠近GND，PMOS盡量靠近VDD，降低閂鎖發(fā)生幾率。電源線和地線防止閂鎖的設(shè)計：加粗電源線和地線；采用接相關(guān)襯底的環(huán)形VDD電源線；增加VDD和GND接觸孔，并加大接觸面積。使用保護環(huán)。項目6模擬集成電路版圖設(shè)計2024/1/15任務(wù)6.1模擬版圖設(shè)計技術(shù)（6）噪聲問題噪聲是集成電路芯片中一個重要問題，當一個要接收某一微弱信號且非常敏感的電路，而它又位于一個正在進行著各種計算、控制邏輯和頻繁切換的電路旁邊的時候，必須特別注意版圖和平面布局。噪聲解決方法：減小信號擺幅。在一個混合信號芯片中，主要是讓數(shù)字部分保持安靜，即采用電壓擺幅小的數(shù)字邏輯。隔離。隔離版圖技術(shù)有許多種，一個方法是用一大圈接地的襯底接觸保護環(huán)把整個干擾模塊包圍起來。信號線屏蔽。差分信號。去耦供電線。諧波干擾。項目6模擬集成電路版圖設(shè)計2024/1/15任務(wù)6.1模擬版圖設(shè)計技術(shù)（7）布局布線芯片布局圖需要知道每個單元電路版圖的面積和整個芯片的面積，以及所有焊盤（PAD）的列表和擺放順序，得到必須的信息后，下一步就是畫出草圖。然后根據(jù)這些信息進行版圖的整體布局。版圖設(shè)計過程中首先要考慮布局的合理性。布局是否合理，將對很多技術(shù)指標產(chǎn)生重要影響。考慮布局合理的幾條標準是：各焊盤的分布是否便于使用或與有關(guān)電路兼容；有特殊要求的單元，如要求對稱，是否作了合理安排；布局是否緊湊；溫度分布是否合適等；

版圖的單元配置要恰當。項目6模擬集成電路版圖設(shè)計ThankYou!2024/1/15李亮《集成電路版圖設(shè)計項目教程》2024/1/15Pcell版圖認知二模擬版圖設(shè)計技術(shù)一2024/1/15項目6模擬集成電路版圖設(shè)計2024/1/15任務(wù)6.2PCELL版圖認知版圖設(shè)計時，可以從設(shè)計庫中調(diào)用器件的版圖，并且可以根據(jù)需要修改器件參數(shù)，那么如何實現(xiàn)參數(shù)的器件的修改呢？用參數(shù)化單元(parameterizedcell,Pcell)的設(shè)計。Pcell可以看作是一種可編程單元，可以通過定義參數(shù)創(chuàng)建版圖。在調(diào)用Pcell的過程中為器件參數(shù)根據(jù)設(shè)計要求賦值，可以創(chuàng)建不同的Pcell版圖。如在版圖中調(diào)用MOS器件的Pcell，然后根據(jù)設(shè)計參數(shù)修改MOS器件的W、L、是否添加Gate過孔、是否添加源漏連接等，這些都可以通過Pcell實現(xiàn)。創(chuàng)建Pcell可以使用skill程序，也可以使用VirtuosoPcell應(yīng)用程序以圖形方式創(chuàng)建Pcell。使用skill程序創(chuàng)建Pcell更加靈活，也是Cadence推薦的Pcell創(chuàng)建方式，需要掌握skill編程；使用VirtuosoPcell應(yīng)用程序以圖形方式創(chuàng)建Pcell更加方便，適合初學者，也能滿足大部分的設(shè)計需求，本