集成電子學(xué)課件

集成電子學(xué)

第一章超大規(guī)模集成導(dǎo)論矽基MOS積體電路仍將是微電子技術(shù)的主流微電子工業(yè)是國民經(jīng)濟(jì)資訊化的基石積體電路是微電子技術(shù)的核心，如果以單位品質(zhì)的“鋼”對國民生產(chǎn)總值的貢獻(xiàn)為1來計算，則小轎車為5，彩電為30，電腦100，積體電路是1000。積體電路，IntegratedCircuit，縮寫IC通過一系列特定的加工工藝，將電晶體、二極體等有源器件和電阻、電容等無源器件，按照一定的電路互連，“集成”在一塊半導(dǎo)體單晶片（如矽或砷化鎵）上，封裝在一個外殼內(nèi)，執(zhí)行特定電路或系統(tǒng)功能。集成的作用1、小型化、輕量化；2、性價比急劇提高；3、功耗降低；4、可靠性大大提高。一、積體電路的發(fā)展

自從1958年集成電路誕生以來，經(jīng)歷了小規(guī)模（SSI）、中規(guī)模（MSI）、大規(guī)模（LSI）的發(fā)展過程，目前已進(jìn)入超大規(guī)模（VLSI）和甚大規(guī)模積體電路（ULSI）階段，是一個“systemonachip”（SOC)的時代。第一代16位的8086晶片中，共容納了約2.8萬個電晶體。32位以上的586級電腦微處理器，如“奔騰”晶片內(nèi)的電晶體數(shù)目則高達(dá)500萬以上。目前商業(yè)化半導(dǎo)體晶片的線寬為65nm~0.25μm，今後發(fā)展的趨勢是32nm甚至20nm以下。

電、光、聲、熱、磁力等外界信號的採集—各種感測器執(zhí)行器、顯示器資訊輸入與模/數(shù)傳輸資訊處理資訊輸出與數(shù)/模轉(zhuǎn)換資訊存儲

一般意義上的系統(tǒng)集成晶片廣義上的系統(tǒng)集成晶片1961年出現(xiàn)的第一塊商用積體電路，仙童（Fairchile）公司的1bit記憶體1971年出現(xiàn)的Intel第一塊4004，採用10微米工藝，2300個電晶體

積體電路工藝的發(fā)展特點(diǎn)九十年代以來，積體電路工藝發(fā)展非常迅速，已從亞微米(0.5到1微米)進(jìn)入到深亞微米(小於0.5微米)，進(jìn)而進(jìn)入到納米(小於0.1微米)。其主要特點(diǎn)：特徵尺寸越來越小晶片尺寸越來越大單片上的電晶體數(shù)越來越多時鐘速度越來越快電源電壓越來越低佈線層數(shù)越來越多

I/O引線越來越多

50

m100

m頭髮絲粗細(xì)

30

m1

m

1

m(電晶體的大小)30~50

m(皮膚細(xì)胞的大小)90年代生產(chǎn)的積體電路中電晶體大小與人類頭髮絲粗細(xì)、皮膚細(xì)胞大小的比較21世紀(jì)的微電子技術(shù)微電子晶片科技前沿1.晶片線寬極限:0.015

(15納米)1）市售Intel晶片,用的是28nm技術(shù),紫外線波長0.193

,2）目前上海中芯公司(與臺灣合作)即為0.25

水準(zhǔn)。.3）英特爾公司1971年生產(chǎn)的第一個晶片只有2300個電晶體，2000年底推出的奔騰4晶片則集成了4200萬個電晶體。

4）IBM公司稱2001年8月已用單分子碳納米管制成了世界上最小的邏輯電路。2.摩爾規(guī)律:還可繼續(xù)10-15年,到2014-2017年達(dá)到飽和。3.生物晶片:有兩種：

1）一種是生物分子邏輯元件(如人的視網(wǎng)膜分子)的晶片，這種生物晶片的速度比半導(dǎo)體晶片還可提高100倍；

2）另一種是醫(yī)療檢測用的生物晶片。它可與人的神經(jīng)相連。2000年底推出的奔騰4晶片則集成了4200萬個電晶體，0.18微米工藝。2006年推出的Core2晶片則集成了2.9億個電晶體，65納米工藝。二、神奇的“摩爾定律”1964年，著名的《電子學(xué)》(Electronics)

開闢了一個“專家展望未來”(TheExpertsLookAhead)專欄，約請時任仙童公司研發(fā)實(shí)驗(yàn)室主任的摩爾應(yīng)邀寫了一篇文章，題為“在積體電路中塞進(jìn)更多的元件”(Crammingmorecomponentsontointegratedcircuits)。正是在這篇文章中，摩爾提出了他的著名的定律。摩爾認(rèn)為，積體電路晶片上電晶體的數(shù)日(也就是集成度)將逐年翻番。具體而言，集成度可以表示為以2為底、冪為自然數(shù)的指數(shù)形式。附圖就是摩爾文章中所給出的預(yù)測圖形，據(jù)此，摩爾明確預(yù)測，

1975年時積體電路上的元件數(shù)將達(dá)到65000。果不其然，1975年64KRAM晶片問世，而所謂

64K的精確值正是65536，即216。這使摩爾預(yù)言名噪一時，並從此把它稱為摩爾定律。

Moore定律

描述積體電路的集成度每三年增長四倍，特徵尺寸每三年縮小倍

性能價格比在過去的20年中，改進(jìn)了1,000,000倍在今後的20年中，還將改進(jìn)1,000,000倍很可能還將持續(xù)10年Intel公司嚴(yán)格遵循的摩爾定律摩爾定律指導(dǎo)下的不斷細(xì)微化過程印製電路板—cm量級積體電路晶片—mm量級積體電路中的電晶體—μm量級納米管場效應(yīng)電晶體—nm量級納米操縱—原子量級（?）積體電路技術(shù)是近50年來發(fā)展最快的技術(shù)微電子技術(shù)的進(jìn)步按此比率下降，小汽車價格不到1美分不同時期半導(dǎo)體技術(shù)所使用的材料積體電路中的材料摩爾定律的背後在Intel的輝煌後面，人們首先聯(lián)想到的，一定就是摩爾博士。但是摩爾博士的後面呢？

美國物理學(xué)家、諾貝爾物理學(xué)獎獲得者理查德.費(fèi)曼（RichardFeynman）一堂課的主題：“在針尖我們還有很大的空地”費(fèi)曼還設(shè)想到除了用原子造電腦，還可以造各種機(jī)器，基本的手段就是對原子的操縱遵循摩爾定律”的基本角色

它的基本工作原理就是在S與D兩個電極之間可以加上電壓，從而產(chǎn)生電流，同時門極上也可以加上電壓，使得這個電流受到門電壓的控制。這樣這個電晶體的基本工作狀態(tài)就是兩個：當(dāng)門電壓高時，電極S與D之間可以產(chǎn)生電流；當(dāng)門電壓低時，則電極S與D之間的電流被截止。

MOSFET的結(jié)構(gòu)模式圖三、按比例縮小(Scaling-down)定律積體電路(IC)的發(fā)展一直遵循著“摩爾定律”和“按比例縮小定律”,即積體電路每3年更新一代,每一代器件特徵尺寸縮小1/3,電路規(guī)模提高4倍,而單位功能成本呈指數(shù)下降。整個晶片工業(yè)這三十多年來只有一個主題:把電晶體儘量做小,把盡可能多的電晶體做到一起。柵氧化層厚度、源漏延伸區(qū)(SDE)、結(jié)深和柵長等的按比例縮小使MOS器件的柵長從70年代的10um逐漸減到現(xiàn)在的0.1um,隨之進(jìn)入0.1um以下的納米領(lǐng)域。

1974年由Dennard提出了按比例縮小(Scaling-down)理論，即器件內(nèi)部電場不變的縮小規(guī)律，稱為恒場(CE)律。1）縱、橫向尺寸L、W、Tox及引線孔按比例縮??；2)摻雜濃度按比例增加；3）電源電壓及閾值電壓按比例縮小。根據(jù)恒定場按比例縮小原理,MOSIC的特徵線寬等有關(guān)尺寸縮小α倍,電路速度可增加α倍,單元電路的功耗下降α2倍,而單位晶片面積的功耗則可保持不變,這是IC集成度和性能得以不斷提高的理論基礎(chǔ)。漏源電流方程：由於VDS、(VGS-VTH)、W、L、tox均縮小了k倍，Cox增大了k倍，因此，IDS縮小k倍。門延遲時間tpd為：其中VDS、IDS、CL均縮小了k倍，所以tpd也縮小了k倍。標(biāo)誌積體電路性能的功耗延遲積PW

tpd則縮小了k3倍。CE律的問題閾值電壓不可能縮的太小源漏耗盡區(qū)寬度不可能按比例縮小電源電壓標(biāo)準(zhǔn)的改變會帶來很大的不便工藝實(shí)現(xiàn)存在問題出現(xiàn)量子隧穿現(xiàn)象恒定電壓等比例縮小規(guī)律(CV律)

保持電源電壓Vds和閾值電壓Vth不變，對其他參數(shù)進(jìn)行等比例縮小按CV律縮小後對電路性能的提高遠(yuǎn)不如CE律，而且採用CV律會使溝道內(nèi)的電場大大增強(qiáng)CV律一般只適用於溝道長度大於1

m的器件，它不適用於溝道長度較短的器件。準(zhǔn)恒定電場等比例縮小規(guī)則（QCE律）

CE律和CV律的折中，實(shí)際採用的最多隨著器件尺寸的進(jìn)一步縮小，強(qiáng)電場、高功耗以及功耗密度等引起的各種問題限制了按CV律進(jìn)一步縮小的規(guī)則，電源電壓必須降低。同時又為了不使閾值電壓太低而影響電路的性能，實(shí)際上電源電壓降低的比例通常小於器件尺寸的縮小比例器件尺寸將縮小k倍，而電源電壓則只變?yōu)樵瓉淼?/p>

/k倍四、微電子技術(shù)的發(fā)展方向矽微電子技術(shù)的三個主要發(fā)展方向特徵尺寸繼續(xù)縮小積體電路(IC)將發(fā)展成為系統(tǒng)晶片(SOC)微電子技術(shù)與其它領(lǐng)域相結(jié)合將產(chǎn)生新的產(chǎn)業(yè)和新的學(xué)科，例如MEMS、DNA晶片等第一個關(guān)鍵技術(shù)層次：微細(xì)加工目前65nm和45nm已開始進(jìn)入大生產(chǎn)32nm大生產(chǎn)技術(shù)也已經(jīng)完成開發(fā)，具備大生產(chǎn)的條件當(dāng)然仍有許多開發(fā)與研究工作要做，例如IP模組的開發(fā)，為EDA服務(wù)的器件模型模擬開發(fā)以及基於上述加工工藝的產(chǎn)品開發(fā)等在納米尺度階段，最關(guān)鍵的加工工藝—光刻技術(shù)一直是一個不斷探索研究的大問題。1、銅互連已在0.25-0.13um技術(shù)代中使用；但是在0.13um以後，銅互連與低介電常數(shù)絕緣材料共同使用時的可靠性問題還有待研究開發(fā)

2、多層互連工藝與佈線

第二個關(guān)鍵技術(shù)：互連技術(shù)減小互連的途徑：增加互連層數(shù)增大互連線截面

Cu互連、LowK介質(zhì)多晶片模組（MCM）系統(tǒng)晶片（Systemonachip）減小特徵尺寸、提高集成度、Cu互連、系統(tǒng)優(yōu)化設(shè)計、SOC第三個關(guān)鍵技術(shù)新型器件結(jié)構(gòu)新型材料體系高K介質(zhì)金屬柵電極低K介質(zhì)SOI材料隧穿效應(yīng)SiO2的性質(zhì)柵介質(zhì)層Tox<1納米量子隧穿模型高K介質(zhì)?雜質(zhì)漲落器件溝道區(qū)中的雜質(zhì)數(shù)僅為百的量級統(tǒng)計規(guī)律新型柵結(jié)構(gòu)?電子輸運(yùn)的渡越時間～碰撞時間介觀物理的輸運(yùn)理論?溝道長度

L<50納米L源漏柵Toxp型矽n+n+多晶矽NMOSFET

柵介質(zhì)層新一代小尺寸器件問題帶間隧穿反型層的量子化效應(yīng)電源電壓1V時，柵介質(zhì)層中電場約為5MV/cm，矽中電場約1MV/cm考慮量子化效應(yīng)的器件模型?…...可靠性一、尺寸縮小的限制幾十年來，CMOSIC一直遵循摩爾定律不斷發(fā)展,美國半導(dǎo)體工業(yè)協(xié)會預(yù)測，到2010年，器件特徵尺寸將縮小到70nm以下，研究進(jìn)人納米尺度的CMOS器件面臨的技術(shù)挑戰(zhàn)和物理問題已成為當(dāng)前迫切而重要的研究課題。

第二章縮小到納米尺寸的CMOS器件面臨的挑戰(zhàn)尺寸縮小所面臨的困難(1) 短溝道效應(yīng)引起亞閾特性的變壞和閾值電壓隨溝道長度的難以接受的變化；(2)柵氧厚度Tox的最低限度；(3)熱載流子效應(yīng)的限制；(4)閾值電壓Vth和漏極電壓在考慮雜訊不敏感容限時的最低限制；

(5)使寄生效應(yīng)如源漏串聯(lián)電阻等最??；以上問題使得器件的縮小有如下限制：(1).為限制短溝道效應(yīng)，傳統(tǒng)器件要求溝道摻雜達(dá)到或超過1018cm-3,

雜質(zhì)散射使載流子遷移率退化；(2)柵氧厚度已經(jīng)大大縮小到3nm，這已非常接近SiO2接開始直接隧穿的極限；

(3)由於對目前的邏輯電路，可以認(rèn)為閾值電壓Vth為0.3V是一個低限，採用一個經(jīng)驗(yàn)規(guī)範(fàn)Vth?0.25Vdd，從而應(yīng)該使Vdd大於1.0~1.5V；

(4)由於載流子的自熱效應(yīng)，使得工作電壓變小後，熱載流子效應(yīng)仍然影響著器件的壽命。二、尺寸縮小對工藝技術(shù)的挑戰(zhàn)1、光刻（lithography）用於電路圖形生成的光刻技術(shù)是IC按比例縮小的最關(guān)鍵技術(shù)。光學(xué)光刻技術(shù)通過不斷縮短光源的波長和提高透鏡的數(shù)值孔徑，使解析度不斷提高；

採用帶有子場掃描的193nm波長的步進(jìn)光刻機(jī)可以保證實(shí)現(xiàn)90nm的特徵尺寸；有必要發(fā)展新的光致杭蝕劑(光刻膠)和甩膠”工藝；更短波長光源(如193nm波長的ArF準(zhǔn)分子鐳射、157nm波長的F2準(zhǔn)分子鐳射等深紫外光源)、新透鏡材料和更高數(shù)值孔徑光學(xué)系統(tǒng)的加工技術(shù)成為急需解決的問題;由於光刻尺寸要小於光源波長,使得相移和光學(xué)鄰近效應(yīng)矯正等波前工程技術(shù)成為光學(xué)光刻的另一項(xiàng)關(guān)鍵技術(shù)；替代光學(xué)光刻的下一代光刻技術(shù)的研究迅速升溫,主要有極紫外(EUV,ExtremeUltraviolet)投影光刻、X射線(XRL)光刻、電子束(EBL)投影光刻、離子束(IBL)投影光刻等,這些技術(shù)在更小尺寸的生產(chǎn)中將替代現(xiàn)有的光學(xué)光刻技術(shù)。EUV光刻技術(shù)用波長為10～14nm的極紫外光作光源。由於材料的強(qiáng)烈吸收,其光學(xué)系統(tǒng)必須採用反射形式(見圖1)。EUV光刻技術(shù)目前被視為保證“摩爾定律”進(jìn)入納米領(lǐng)域後依舊適用的法寶,它可使晶片上蝕刻電路的等級達(dá)到0.06μm以下。相比今天的製造技術(shù),用EUV技術(shù)生成的晶片,其集成度可提高100倍,存儲容量也可以達(dá)到目前的100倍以上。XRL技術(shù)的光源波長約為1nm。由於容易實(shí)現(xiàn)高解析度曝光,而被認(rèn)為是所有後光學(xué)光刻技術(shù)中最為成熟的技術(shù)。XRL的主要困難是獲得具有良好機(jī)械物理特性的掩模襯底,而襯底材料目前認(rèn)為最合適的是SiC。

EBL技術(shù)採用高能電子束對光刻膠進(jìn)行曝光從而直接獲得結(jié)構(gòu)圖形,由於其德布羅意波長為0.004nm左右,EBL不受衍射極限的影響,可獲得接近原子尺度的解析度。IBL技術(shù)採用液態(tài)原子或汽態(tài)原子電離後形成的離子通過電磁場加速及電磁透鏡的聚焦或準(zhǔn)直後對光刻膠進(jìn)行曝光。其原理與EBL類似,但德布羅意波長更短,且鄰近效應(yīng)小、曝光場大。IBL主要包括聚焦離子束光刻(FIBL)、離子投影光刻(IPL)等。最近實(shí)驗(yàn)研究中已獲得10nm的解析度。未來的技術(shù)用來製作幾十,乃至幾納米線寬的圖形原則上已不存在問題。

用於浸入式光刻的噴淋系統(tǒng)，它從晶片一側(cè)噴淋液體，然後從另一側(cè)將液體吸走。（資料來源：Nikon）

儘管人們對浸入式光刻還有一些疑慮，例如氣泡或水/光刻膠可能互相反應(yīng)等，浸入式光刻看起來已是大勢所趨。該技術(shù)在最後的投影棱鏡和晶片之間充入了一種液體，193nm時很可能是水。由於水的折射指數(shù)比空氣高（1.44:1），因此可以增加投影棱鏡數(shù)值孔徑NA，相當(dāng)於將193nm波長縮短到134nm，從而提高了解析度。2、刻蝕、氧化、摻雜等運(yùn)用低壓、高密度離子源幹法刻蝕代替了傳統(tǒng)的濕法刻蝕以實(shí)現(xiàn)越來越細(xì)的線條和不斷增大深寬比的孔。批處理高溫氧化布散一藝將逐步減少，較深的擴(kuò)散區(qū)或較厚氧化層的工序還將採用小批量高溫工藝。為了實(shí)現(xiàn)淺結(jié)和精確的溝道雜質(zhì)剖面控制，單片加工的離子注人工藝己經(jīng)逐步取代了批處理的擴(kuò)散工藝。先進(jìn)的CMOSIC已採用淺的溝槽隔離代替厚的場氧化隔離，以減少高溫處理過程和減小晶片面積。3、

互連線採用化學(xué)氣相澱積(CVD)方法澱積介質(zhì)或其他材料薄膜。對導(dǎo)體膜，則採用新的物理氣相澱積(PVD:PhysicalVaporDeposition)方法。CMOSIC將普遍採用銅連線和低介電常數(shù)的介質(zhì)材料，因此要發(fā)展適於銅互連的新工藝技術(shù)。為了實(shí)現(xiàn)多層互連，要保證矽片表面平整，化學(xué)機(jī)械拋光(CMP:ChemicalMechanicalPolish)也是今後工藝中的一項(xiàng)重要技術(shù)。器件按比例縮小時,電路的RC延時幾乎不縮小,從而隨晶片集成度的提高、面積的增大(連接複雜性提高),降低連線延時變得十分重要。實(shí)際上,使用微納米技術(shù)設(shè)計的晶片,其連線所占面積已超過器件所占的面積，連線問題具有與器件同等重要的意義。研究課題有:多層佈線及相應(yīng)的平面化技術(shù),降低連線薄膜材料的電阻率、提高其可靠性(如以Cu代替Al)和降低多層佈線層之間絕緣層材料的電容率(如以氟矽玻璃FSG代替SiO2),使RC延時下降。

三、薄柵氧化層的問題

隨著MOS器件溝道長度的不斷減小，為了抑制短溝道效應(yīng)，減小亞閾值斜率.同時也為了增大驅(qū)動電流提高電路工作速度，必須使MOS電晶體的柵氧化層厚度和溝道長度一起按比例縮小.除了工藝技術(shù)的限制，也還有很多問題將限制氧化層的減薄，主要是:氧化層的擊穿和可靠性、薄氧化層的隧穿電流對器件和電路性能的影響，多晶矽柵的耗盡和反型層電容引起的器件性能退化等問題。1、氧化層的可靠性當(dāng)氧化層中的電場強(qiáng)度超過一定界限時，將會引起氧化層的擊穿。在強(qiáng)電場下引起的碰撞離化產(chǎn)生大量高能量的電子，這些電子可以越過SiO2禁帶(9eV)進(jìn)入導(dǎo)帶。大量電子進(jìn)入導(dǎo)帶破壞了二氧化矽的絕緣性，這就是絕緣介質(zhì)的本征擊穿，二氧化矽擊穿的臨界電場強(qiáng)度約107V/cm。但是對很薄的氧化層，在達(dá)到本征擊穿電場強(qiáng)度之前，會由於隧穿效應(yīng)使一些電子越過二氧化矽勢壘，形成穿越氧化層的隧穿電流。特別是氧化層中存在的缺陷增加了電荷穿越氧化層的途徑。同時，電荷穿越氧化層會造成氧化層損傷。陷阱對電荷的俘獲引起氧化層磨損(wearout)已經(jīng)成為影響MOS器件可靠性的一個重要問題。

一般常用達(dá)到擊穿的電荷Qbd來評價氧化層的品質(zhì)。對薄氧化層，可以用達(dá)到擊穿的時間tbd即氧化層的壽命來反映薄氧化層的時變擊穿(TDDB;TimeDepedentDielcetricBreakdown)特性

VOX是加在氧化層上的電壓，xeff是有效氧化層厚度.它反映了物理上氧化層最薄弱處的厚度，也包含了Si-SiO2介面或氧化層內(nèi)的缺陷造成局部電荷俘獲率提高或使Si-SiO2勢壘高度下降的作用。

G和τ0是反映ln(tbd)與電場強(qiáng)度的倒數(shù)1/E成線性關(guān)係的斜率和截距.它們是與溫度有關(guān)的常數(shù),室溫下，

圖2.1是針對不同厚度的氧化層，根據(jù)公式(2.1)和測量數(shù)據(jù)得到的氧化層壽命與加在氧化層上的電壓的關(guān)係。圖2.l氧化層壽命與氧化層電壓的關(guān)係TDDB效應(yīng)限制了氧化層厚度的減小

要使氧化層有30年的壽命，氧化層中的最大電場強(qiáng)度就不應(yīng)超過8MV/cm。

對于5V工作電壓(若考慮到電壓的起伏，最大電壓可能達(dá)到5.5V)，氧化層厚度不能小於llnm;對於3.3V允許氧化層厚度減小到6.5nm;對於2.5V則要求氧化層厚度至少4.5nm；當(dāng)電源電壓降到1V，氧化層的最小厚度是2nm。

實(shí)際的氧化層中總是存在缺陷，因?yàn)槿毕莸拇嬖谑寡趸瘜拥膿舸╇妶鰪?qiáng)度降低30%左右。實(shí)際允許的氧化層電場強(qiáng)度在5—5.5MV/cm。圖2.2給出了要求30年壽命情況下允許的氧化層最小有效厚度與工作電壓的關(guān)係。2氧化層的隧穿電流的影響對於MOS結(jié)構(gòu)，當(dāng)柵氧化層比較薄時，會由於氧化層中電場的增強(qiáng)引起較為明顯的隧穿電流。穿越MOS電晶體柵氧化層的隧穿電流會對器件的性能帶來影響。如使電路靜態(tài)功耗加大。隧穿電流還會影響MOS器件特性和可靠性。對MOS結(jié)構(gòu).當(dāng)柵氧化層厚度大於6nm時，主要是F一N(Fowler-Nordheim)隧穿電流。這種情況下，電子穿越氧化層的隧穿勢壘是三角形勢壘.如圖2.3(a)所示。若柵氧化層很薄，則主要是直接隧穿電流，這種情況下，氧化層上的壓降比Si一SiO2的勢壘高度小，隧穿勢壘是梯形勢壘，如圖2.3(b)所示。

隧穿電流的最大特點(diǎn)是隨氧化層中的電場強(qiáng)度EOX指數(shù)增大。F一N隧穿電流密度可表示為直接隧穿電流密度可近似表示為其中，EOX是氧化層中的電場強(qiáng)度，φb是Si—SiO2勢壘高度，Vox是氧化層上的電壓，A、B是依賴於電子有效品質(zhì)、Si一SiO2勢壘高度等因素的係數(shù)，A≈1.25×10-6A/V2，B≈233.5MV/cm。對於很薄的氧化層，氧化層上的壓降小於3.2V，這時直接隧穿電流變得顯著。

圖2.5是用基於量子效應(yīng)的模型模擬了不同柵氧化層厚度的MOSFET的柵電流與柵電壓的關(guān)係。從圖中看出，當(dāng)柵氧化層厚度減薄到1.5nm，在1V電壓下柵極電流已超過1A/cm2。

柵電流要經(jīng)過多晶矽柵和柵氧化層進(jìn)人溝道，當(dāng)氧化層減薄時柵氧化層的等效電阻Rsio2減小，從而使降在多晶矽電阻Rpoly上的電壓加大，使器件的閾值電壓要增加Rpoly*IG，而且柵電流IG的統(tǒng)計分佈也將造成閾值電壓的起伏。圖2．8說明了RPOLYIG對閾值電壓VT的影響。

一定的柵寬度條件下，柵電流隨柵長（LG）增大而增大，柵電流隨柵長增加的關(guān)係比線性關(guān)係更顯著，從實(shí)驗(yàn)得到的近似關(guān)係是：圖2.9給出了理論和測量得到的單位柵寬的柵電流與柵長的關(guān)係虛線是基於多重散射理論(MST:MultipleScatteringTheory)的計算結(jié)果，符號表示實(shí)驗(yàn)數(shù)據(jù)。對tOX=1.2nm情況.考慮了多晶矽上的壓降Rpoly*IG的影響，得到的結(jié)果用直線畫出，可見，考慮了這個修正後使計算結(jié)果和實(shí)驗(yàn)數(shù)據(jù)更接近。由於隧穿電流有一定的統(tǒng)計分佈，柵氧化層越薄，隧穿電流越大，柵電流的偏差σ(對應(yīng)於△IG/IG=10%的△IG)也越大。柵電流的偏差將造成器件閾值電壓的起伏。不過，當(dāng)柵氧化層厚度大於2nm時，柵電流的起伏不會引起閾值電壓的明顯起伏。由於柵電流在多晶矽柵上的壓降，使有效柵電壓降低，不僅使器件閾值電壓增加，也使器件的跨導(dǎo)下降。同樣，柵電流的起伏也會引起器件跨導(dǎo)的起伏。圖2.10是在LG=0.16μm,tox=1.2nm時的小尺寸MOSFE"T中觀察到的器件閾值電壓外和跨導(dǎo)gm隨柵電流起伏變化的情況

四、多晶矽耗盡效應(yīng)在柵氧化層不斷減薄的情祝下.必須考慮多晶矽柵耗盡效應(yīng)造成的柵電容減小。類似於對MOS器件半導(dǎo)體表面耗盡的處理，在多晶矽中靠近二氧化矽介面也會有能帶彎曲和耗盡層電荷分佈.對圖中nMOSFET,y處表面反型電荷密度為在強(qiáng)反型時由上圖可知，由於存在多晶矽耗盡，柵壓Vgs將被多晶矽耗盡區(qū)所分走一部分，則y處表面反型電荷密度變?yōu)樵诙嗑谋M區(qū)域求解泊松方程，並利用邊界條件，可以得出多晶矽耗盡區(qū)的電壓降為

其中，

其中av的單位是伏，NP是多晶矽摻雜濃度，從上式知，當(dāng)NP>5×1019cm-3時，av>50，多晶矽耗盡區(qū)的電壓降接近於零?？紤]閾值電壓時滿足，，。可以解出考慮多晶矽耗盡後的閾值電壓為閾值電壓與多晶矽摻雜濃度的關(guān)係。實(shí)線是上述理論模型；符號為二維器件模擬軟體計算結(jié)果。*亞閾區(qū)斜率是什麼？

亞閾值斜率S也稱為亞閾值擺幅，其定義為亞閾區(qū)漏端電流增加一個量級所需要增大的柵電壓，反映了器件從截止態(tài)到導(dǎo)通態(tài)電流轉(zhuǎn)換的陡直度，具體對應(yīng)於採用半對數(shù)座標(biāo)的器件轉(zhuǎn)移特性曲線（lgID-VG）中亞閾區(qū)線段斜率的倒數(shù)，可表示為：五、量子效應(yīng)的影響

（1）器件電壓不能按比例縮小（2）薄柵介質(zhì)使得納米尺度器件(1)柵介質(zhì)電場≈5MV/cm；矽中電場超過1MV/cm（反型時，見下圖）。

由於反型層中的載流子被限制在矽襯底表面的很窄的勢阱中，載流子在垂直表面方向的運(yùn)動受到限制，因此反型載流子不能像體內(nèi)的載流子那樣在三維空間自由運(yùn)動，可以用二維電子氣描述反型層內(nèi)的電子狀態(tài)。即變?yōu)榭蓲裼萌缦陆魄蠼夥葱蛯恿孔有?yīng)對器件特性的影響

1.有效品質(zhì)近似；2.

三維薛定諤方程被分離為一維薛定諤方程，描述限制布洛赫波沿介面方向的垂直波包函數(shù)z(z)；3.對勢阱裏的電子而言，位於Si/SiO2介面的勢阱(＝3.1ev)為無窮大。

採用拋物線型的能帶結(jié)構(gòu)，有如下薛定諤方程

這裏的mzi為介面處i能穀歸一化的有效品質(zhì)，Eij和zij(z)分別為i能穀中的j亞能帶的特徵值和特徵函數(shù)。弱反型層內(nèi)的電子可以近似看作處在一個三角形勢阱中，因?yàn)楸砻骐妶鯡S近似是恒定的，在z<0一邊是氧化層形成的無限高勢壘，在z>0一邊耗盡層電荷形成一個線性電勢分佈：在Si/SiO2介面下z處的反型層電子密度可由對所有亞能帶進(jìn)行求和得出解薛定諤方程，其特徵函數(shù)為Airy函數(shù)特徵能量為

當(dāng)器件工作於中等反型到強(qiáng)反型時，由於反型層電荷的微擾，Airy函數(shù)不能準(zhǔn)確描述基態(tài)特徵函數(shù)，]，可採用如下運(yùn)算式描述最低亞能帶的波函數(shù)

參數(shù)b由使用該公式中的波函數(shù)的系統(tǒng)的最小能量決定。由這方法可得到基態(tài)亞能帶能量近似運(yùn)算式下圖為量子效應(yīng)作用下的電荷分佈與經(jīng)典波耳茲曼分佈的比較?？梢钥吹?，由於量子機(jī)制的作用，反型層電荷的峰值將離開介面，該現(xiàn)象可以視為柵氧化層厚度在增加

由於有效柵氧厚度的增加，器件的閾值電壓電壓將變大，而反型電容將變小，從而導(dǎo)致漏極電流的衰退。

柵氧化層越薄，溝道區(qū)摻雜濃度越高，表面電場越強(qiáng)，量子效應(yīng)的影響越顯著。反型層電荷量子化引起的閾值電壓增大也可等價於有效柵電壓的減小，因?yàn)橐_(dá)到同樣的反型層電荷密度，必須加更大的柵電壓。圖2.18示出了不同的柵氧化層厚度和襯底摻雜濃度情況下量子效應(yīng)引起的柵電壓變化.。有漏偏壓情況下量子效應(yīng)的影響

量子效應(yīng)對閾值電壓的影響僅反應(yīng)了零電流(即沒有漏電壓)時柵電壓的平移。器件加有漏電壓時，量子效應(yīng)還會引起溝道區(qū)反型層電荷及表面勢的分佈變化，因此，不僅造成—VGS曲線相對經(jīng)典理論的平移，而且斜率也會發(fā)生變化?？紤]了加有漏偏壓情況下的量子效應(yīng)的影響，可以用一個量子化的電荷薄層模型替代經(jīng)典的電荷薄層模型計算MOS器件的導(dǎo)通電流。1/8/202482可以套用基於漂移—擴(kuò)散方程和高斯定律得到的漏電流運(yùn)算式：圖2.12比較了用經(jīng)典方法和量子力學(xué)計算得到的NMOS中反型載流子在垂直表面方向(x方向)的分佈?？紤]到多晶矽柵的耗盡效應(yīng)和反量子化的影響，MOS電晶體的柵電容不再完全由柵氧化層的電容決定，而應(yīng)由下式?jīng)Q定:

是單位面積柵氧化層電容，CP

是描述多晶矽柵耗盡效應(yīng)的單位面積多晶矽耗盡層電容，CS是半導(dǎo)體表面反型層或積累層厚度決定的單位面積電容.量子效應(yīng)引起的帶-帶隧穿短溝道器件中，為了抑制短溝道效應(yīng)，常採用高濃度的環(huán)繞摻雜(HALO)來限制源一漏pn結(jié)耗盡區(qū)的擴(kuò)展，阻止漏電場向溝道區(qū)內(nèi)穿透。較高濃度的環(huán)繞摻雜便得漏區(qū)附近形成高電場.例如可能在10nm距離內(nèi)有1—2V的電勢變化。這樣強(qiáng)的電場將導(dǎo)致漏pn結(jié)發(fā)生量子機(jī)制的帶一帶隧穿，使pn結(jié)洩漏電流明顯增大。

*柵介質(zhì)等效氧化層厚度（EOT）提取

在納米器件中，由於存在多晶矽耗盡、反型層或積累層電荷量子化等因素，使得等效氧化層厚度的確定變得困難

C-V測試中存在的柵介質(zhì)漏電、襯底電阻等寄生元件也會使柵介質(zhì)電容測試結(jié)果產(chǎn)生誤差

CV特性曲線得出的結(jié)果往往包含了柵介質(zhì)漏電、襯底電阻等寄生元件、電荷量子化、多晶矽耗盡的影響

高精度透射電鏡（HR-TEM）是測量柵介質(zhì)厚度的最有效方法，但設(shè)備昂貴，效率低。

考慮測量等效電路的結(jié)果IEEEED,1999,46(7):1500.

C-V儀測試出的Cm並非MOS結(jié)構(gòu)柵電容C，由兩圖阻抗之間的關(guān)係，可以得出實(shí)際的柵介質(zhì)電容如下

下標(biāo)1和2分別是在頻率f1和f2下測得

,則有100K和1MHz雙頻率C-V測試及修正結(jié)果

(a)(b)MIS測試結(jié)構(gòu)的等效電路

(a)包含漏電流、串聯(lián)電阻和寄生電容的精確模型

(b)實(shí)際測試模型考慮量子化的等效氧化層厚度（EOT）的提取方法

IEEEED,2002,49(4):695

如果在MIS結(jié)構(gòu)中所加的外加偏壓是平帶電壓，則由於不存在勢阱或勢壘，量子效應(yīng)、多晶矽耗盡可以忽約不計。由經(jīng)典的半導(dǎo)體物理理論可知：

其中，其中，為氧化層電容。

為半導(dǎo)體表面的平帶電容，有：

其中，德拜長度

多晶矽也有相同的結(jié)果，

如何從C-V特性曲線得出平帶電壓和平帶電容？達(dá)到平帶電壓時，下列公式成立：這樣，在C-V特性曲線上利用數(shù)學(xué)方法求得一階和二階導(dǎo)數(shù)，並根據(jù)上式得出平帶電壓和平帶電容，即可得出氧化層厚度。由C-V曲線求平帶電壓和平帶電容示意圖六、遷移率退化和速度飽和

對於納米MOS器件，柵氧化層厚度小於10nm,而溝道區(qū)的摻雜濃度已接近1018cm-3量級，這些將造成Si—SiO2介面處的電場增強(qiáng)。一般介面處垂直於表面方向的電場已超過105V/cm，強(qiáng)電場不僅使溝道電子量子化，較強(qiáng)的表面電場也使反型載流子的遷移率退化。

反型層內(nèi)的載流子受到三種散射結(jié)構(gòu)的影響：（1）帶電中心引起的庫侖散射（2）晶格振動引起的聲子散射（3）表面散射反型載流子的遷移率不同於體遷移率的另一個特點(diǎn)，是受表面電場的強(qiáng)烈影響；反型載流子的有效遷移率可由下式計算(Matthiessen公式

)

在上式中μph是由在聲子散射決定的遷移率，μsr

反映了表面散射的作用，μcoul

反映了庫侖散射的作用，這三個量分別決定於溝道區(qū)摻雜濃度NA，反型載流子面密度Ns，垂直於表面方向的有效電場強(qiáng)度

Eeff

和溫度T。而垂直於表面方向的有效電場強(qiáng)度決定於表面的耗盡層電荷和反型層電荷:聲子散射限制的遷移率可表示為A、B是擬合係數(shù)。在較低溫度下，溝道電子主要位於最低的量子化子帶上，這種情況下上式中的第一項(xiàng)可去掉，遷移率與溫度的關(guān)係近似是T-1。但是從實(shí)驗(yàn)中得到的溫度依賴關(guān)係近似是T-1.8，這個誤差主要是因?yàn)樯鲜街豢紤]了穀內(nèi)的聲學(xué)聲子散射，而忽略了穀間的聲子散射作用?？紤]到反型層最子化的影響，根據(jù)蒙特卡羅模擬結(jié)果得到一個μph的半經(jīng)驗(yàn)運(yùn)算式：

對於量子化的溝道電子，所受的庫侖散射主要來自位於Si—SiO2介面一個熱長度Lth以內(nèi)的帶電中心，在室溫下近似為Lth=2.5nm

考慮到自由載流子的遮罩作用，可以用遮罩長度Ls反映這個作用。因此庫侖散射決定的反型載流子遷移率可表示為μ0表示無遮罩時每單位面積每個散射中心的作用

當(dāng)反型載流子面密度大於1012cm-2時，一些電子態(tài)被全部填充，二維電子氣的簡並度將會影響遮罩長度?？紤]到簡並情況，可以引入一個反映簡並度的係數(shù)F：

LDH表示無簡並情況的遮罩長度。對無簡並情況，；對強(qiáng)簡並情況，。引人F係數(shù)後，庫侖散射決定的遷移率可表示為

從對Si—SiO2介面的TEM分析得到，介面的不平整度大約在1.3nm，均方差約為0.2nm。表面不平整度引起的表面散射強(qiáng)烈依賴於表面電場。由表面散射決定的遷移率和表面有效電場強(qiáng)度的平方成反比：其中是與不平整度的均方根有關(guān)的擬合係數(shù)。載流子對表面散射也有一定遮罩作用，這個遮罩作用隨溫度的升高而減弱?？紤]到這個影響，表面散射限制的遷移率可表示為

綜合考慮三種散射機(jī)制，按照Matthiessen公式可以得出總的遷移率與表面電場的關(guān)係，如圖模型公式計算得到的有效遷移率(實(shí)線)與測量數(shù)據(jù)(點(diǎn))的比較

在表面電場比較小時，庫侖散射起主要作用。另外當(dāng)溫度很低時，聲子散射和表面散射作用減弱，庫侖散射占主導(dǎo)地位。在庫侖散射起支配作用的情況下，反型載流子的遷移率與襯底摻雜濃度有較強(qiáng)的依賴關(guān)係。隨著表面有效電場強(qiáng)度的增大，聲子散射和表面散射起主要作用，遷移率基本與摻雜濃度無關(guān)，不同摻雜濃度樣品的曲線趨於一致，達(dá)到一個，“普適曲線”。反型載流子遷移率主要受聲子散射限制，基本上的依賴關(guān)係。當(dāng)電場更強(qiáng)時.反型載流子更向表面集中.表面散射加強(qiáng)。當(dāng)時，反型載流子的遷移率主要受表面散射限制，因?yàn)楸砻嫔⑸鋵﹄妶鲇懈鼜?qiáng)的依賴關(guān)係。這種情況下電子的遷移率基本隨有效電場強(qiáng)度的平方下降。

反型載流子的飽和速度降低

在低電場情形下，載流子的漂移速度與電場強(qiáng)度成比例，且比例常數(shù)μ不是電場強(qiáng)度的函數(shù)，但當(dāng)電場增強(qiáng)到以上時，載流子速度與電場強(qiáng)度不再成正比，並最終達(dá)到飽和。在沒有外加電場時，載流子和晶格通過聲子交換能量，並達(dá)到熱平衡狀態(tài)。而在有電場存在時，載流子獲得能量，這時載流子溫度高於晶格溫度，獲得了一定的附加速度，即所謂的漂移速度。

弱場情況下，載流子由電場獲得的能量並不多，載流子沿電場方向的漂移速度比本身的熱運(yùn)動速度要小得多，仍可近似認(rèn)為載流子於晶格處於熱平衡狀態(tài)，電場不影響載流子的運(yùn)動狀態(tài)和散射過程，因而載流子的遷移率維持常數(shù)不變。

在電場強(qiáng)度足夠大時，載流子獲得的能量較大，但它與晶格間的能量交換仍以聲學(xué)聲子來進(jìn)行，載流子獲得的能量不能及時與晶格交換，因而載流子溫度Te隨電場強(qiáng)度的加大而升高，使載流子溫度顯著大於晶格溫度，這時的載流子稱為熱載流子。載流子的運(yùn)動速度隨溫度T的升高按的比例規(guī)律增加，所以被晶格散射的幾率加大，因此隨著溫度的升高遷移率下降。

當(dāng)電場進(jìn)一步增加時，載流子獲得的能量可以與光學(xué)波聲子的能量相比，散射時可以發(fā)射光學(xué)波聲子，於是載流子的漂移速度不再增加，而是維持一個一定的數(shù)值，稱為散射極限速度或飽和速度，以usat表示。對於深亞微米及納米CMOS器件，不僅垂直於表面方向(縱向)的電場增強(qiáng)，沿溝道方向(橫向)的電場也在增大。橫向電場的增大將會引起反型載流子漂移速度的飽和。一旦發(fā)生速度飽和，MOSFET的飽和區(qū)電流不再隨柵電壓的平方增加，而是線性依賴關(guān)係，即其中vs是反型載流子的飽和漂移速度。反型載流子的飽和漂移速度要比體內(nèi)載流子的飽和漂移速度(約為107cm/s)低。反型載流子的漂移速度與橫向電場的關(guān)係，根據(jù)實(shí)驗(yàn)得到半經(jīng)驗(yàn)?zāi)Ｐ?

而函數(shù)可用下述經(jīng)驗(yàn)公式計算：當(dāng)橫向電場Ey較小時，f(μ,E)=1，漂移速度遵守常規(guī)的vd=μEy關(guān)係；當(dāng)橫向電場較大時（），函數(shù)中的第三項(xiàng)起主要作用，漂移速度趨向於飽和漂移速度vs。

反型層中的vs(cm/s)體矽中的vs(cm/s)vc(cm/s)G電子6.50×1061.126×1068.824×10613.18空穴5.85×1069.767×1067.367×10610.97由得出其中單位面積的反型層電荷為而該方法產(chǎn)生很大的誤差，該誤差來自於器件內(nèi)橫向電場和縱向電場沿溝道方向是不均勻分佈，使反型層電荷的值有較大偏差。

如何測量反型載流子的飽和速度下圖是器件電場分佈的二維數(shù)值模擬結(jié)果。橫向與縱向電場存在不均勻性。對上述MOSFET用數(shù)值模擬得到電流，再根據(jù)速度飽和得到的飽和漂移速度。圖2.27是計算得到的vs與柵電壓及宏觀平均電場強(qiáng)度的關(guān)係。

圖2.27表現(xiàn)的反型載流子飽和漂移速度隨柵壓的變化實(shí)際上反映了飽和漂移速度對反型載流子面密度(Ninv)的依賴關(guān)係。

為了更精確地分析反型載流子的漂移速度，採用一種多晶矽電阻作為柵極的MOS結(jié)構(gòu)進(jìn)行測量分析。

在柵的兩端加兩個柵壓VG1和VG2，且VG2=VG1+VD,使從源到漏的柵壓線性增加。則可以保證沿溝道方向的表面反型載流子面密度基本均勻。

利用2.29所示的電阻柵極結(jié)構(gòu)，對一組不同溝道長度的MOSFET測量得到了漂移速度與橫向電場強(qiáng)度的關(guān)係。

不同溝道長度器件的測量結(jié)果完全一致，這進(jìn)一步說明

了測量的精確性。當(dāng)電場強(qiáng)度超過104V/cm以後，載流子漂移速度趨於飽和。

圖2.31是對1.5μm溝道長度的NMOS器件，在不同表面反型載流子面密度下測量得到的曲線。這個結(jié)果證明了反型載流子的飽和漂移速度對載流子面密度的依賴關(guān)係。為了區(qū)分反型載流子面密度和縱向電場這兩個影響，採用增加襯底電壓Vsub的方法測量曲線，通過調(diào)整VGS和Vsub可以在固定縱向電場強(qiáng)度情況下考察漂移速度對反型載流子面密度Ninv的依賴關(guān)係，或者在固定反型載流子面密度條件下考察漂移速度對縱向電場ex的依賴關(guān)係。說明反型載流子的漂移速度主要依賴於Ninv而不是縱向電場強(qiáng)度ex

。在較高的反型載流子密度情況下，載流子之間的散射作用很強(qiáng)，是造成了反型載流子飽和漂移速度降低的一個重要原因。

速度過沖效應(yīng)

當(dāng)存在電場梯度時，能量馳豫時間內(nèi)電子速度可以超過相應(yīng)高場的速度值。

當(dāng)溝道方向電場增加，電子開始與晶格處於不平衡狀態(tài)。在電子的運(yùn)行過程中不能發(fā)生足夠的聲子散射事件，從而導(dǎo)致電子能被加速到超過飽和速度，這種由動量不守恆的效應(yīng)可以在能量馳豫時間內(nèi)觀察到。因此，過沖是一種非平衡效應(yīng)，不能由簡單的漂移──擴(kuò)散進(jìn)行模擬。

非均勻電場中的漂移速度可以近似表達(dá)為其中u0為均勻電場中的漂移速度，λ在低場下，與溝道方向電場有關(guān)。然而在短溝道MOSFET中，在漏端的電場梯度會更高，且即使在普通工作條件下電場也會很高，這時可以當(dāng)作常數(shù)。為了得到解析的電流錶達(dá)式，對電場梯度作如下假設(shè)（其中k與工作條件相關(guān)）可得考慮速度過沖後的電流Ids,os為

七、雜質(zhì)隨機(jī)分佈的影響對於溝道長度小於的小尺寸MOS器件，其溝道區(qū)內(nèi)的雜質(zhì)原子總數(shù)只有幾十個到上百個。這樣少量的雜質(zhì)數(shù)目，其數(shù)量的相對漲落將可能達(dá)到百分之幾十。

由於離子注入、擴(kuò)散等工藝的隨機(jī)本質(zhì)，使溝道區(qū)內(nèi)的雜質(zhì)原子不是理想的連續(xù)均勻的分佈，而具有分立的微觀隨機(jī)分佈的本質(zhì)。雜質(zhì)原子的隨機(jī)分佈會引起與雜質(zhì)濃度有關(guān)的器件參數(shù)發(fā)生變化，特別是器件閾值電壓離散性。

如果不考慮介面態(tài)電荷以及雜質(zhì)濃度漲落引起的表面勢的變化，則閾值電壓的變化主要是由耗盡層電荷數(shù)漲落引起的，由此引起的閾值電壓變化的標(biāo)準(zhǔn)偏差可近似用下式估算：其中把耗盡層厚度xd和QB的運(yùn)算式代入式

(a)降低雜質(zhì)影響的器件結(jié)構(gòu)(b)縱向摻雜分佈(a)八、閾值電壓減小的限制

隨著CMOS器件尺寸減小，集成度不斷提高，無論從降低功耗考慮，還是從器件的可靠性考慮，電源電源電壓都必須隨著器件尺寸的減小而降低。儘管電源電壓不能完全按照CE規(guī)則（恒定電場規(guī)則）與器件尺寸以同樣比例減小，當(dāng)器件尺寸縮小到100nm以下時，電源電壓將降低到1.0v左右。對於很低的電源電壓，MOS器件的閾值電壓設(shè)計也將成為一個棘手的問題。閾值電壓的設(shè)計主要考慮三個方面：電路的性能（即電路速度），電路的雜訊容限，以及電路的功耗。電路速度的考慮從改善電路速度考慮，閾值電壓應(yīng)儘量減小，因?yàn)樵谝欢ǖ碾娫措妷荷蠝p小閾值電壓可增大器件的驅(qū)動電流，從而減小電路延遲時間。CMOS電路的延遲時間可近似表示為:線性區(qū)CL是電路的負(fù)載電容，VDD表示CMOS電路的邏輯擺幅，即電源電壓，K是導(dǎo)電因數(shù)，對於給定的器件K是常數(shù)。

飽和區(qū)下圖針對不同電源電壓給出了歸一化延遲時間與閾值電壓的關(guān)係可見，要使電路性能不退化閾值電壓應(yīng)隨電源電壓的降低按比例減小。

圖2.45說明延遲時間與閾值電壓相對電源電壓比例的關(guān)係。從圖中看出，當(dāng)VT/VDD接近0.5時，延遲時間急劇增大，而當(dāng)VT/VDD小於0.2以後，延遲時間變化很小，在電源電壓較高時，一般都取VT=0.25VDD。圖中的延遲時間就是以VT/VDD=0.2對應(yīng)的延遲時間歸一化的。顯然從電路性能考慮，閾值電壓不應(yīng)大於0.2VDD。雜訊容限的考慮對CMOS電路，可以用單位增益點(diǎn)定義輸入低電壓的最大值VILmax和輸入高電平的最小值VIHmin，如圖2.46所示。CMOS電路的雜訊容限（NM：NoiseMargin）可以用下式計算：

其中，VOH和VOL是輸入為VILmax和VIHmin對應(yīng)的輸出高電平和低電平。從圖2.46的直流電壓傳輸特性可以看出，增大器件的閾值電壓有助於增大電路的雜訊容限。

針對的0.25μm和0.5μmCMOS技術(shù)，採用包括小尺寸器件二級效應(yīng)的精確I-V模型，計算了CMOS反相器的雜訊容限與電源電壓和閾值電壓的關(guān)係，取CMOS反向器的比例因數(shù)KP/KN=1。

圖2.47是根據(jù)精確I-V模型計算得到的結(jié)果。

對於傳統(tǒng)的閾值電壓與電源電壓的比例，即VT/VDD=0.2，根據(jù)簡單電流模型得到的雜訊容限是6。

若保持NM=6，根據(jù)精確的I-V模型計算結(jié)果，閾值電壓可減小為電源電壓的15%，比過去的經(jīng)驗(yàn)值0.2VDD再減小5%VDD。保證電路穩(wěn)定性的前提下，可以使電路的延遲時間進(jìn)一步減小。從雜訊容限考慮，閾值電壓的下限可以取為電源電壓的15%。電路的功耗的限制CMOS電路的功耗由三部分組成：動態(tài)功耗、開關(guān)過程中的附加短路功耗和靜態(tài)功耗（1）動態(tài)功耗

f是工作頻率，CL是總的負(fù)載電容。動態(tài)功耗與閾值電壓無關(guān)。（2）開關(guān)過程中的附加短路功耗由於電路輸入不是理想方波，存在上升邊和下降邊，因此在輸入電平處於VTN到

VDD+VTP(VTP<0)這段範(fàn)圍內(nèi)。會使CMOS電路中的PMOS和NMOS電晶體都導(dǎo)通，產(chǎn)生從電源到地的短路電流ISC，從而引起開關(guān)過程中的附加短路功耗，

短路功耗可用下式計算：

式中，τ是輸入波形的上升或下降時間，T是週期時間。

短路功耗與（VDD-2VT）有強(qiáng)烈依賴關(guān)係。對於一定的電源電壓，增大閾值電壓VT有助於減小短路功耗。

圖2.49示出了短路功耗與動態(tài)功耗的比例隨閾值電壓的變化。一般要求短路功耗與動態(tài)功耗的比例應(yīng)小於10%。因此從減小短路功耗考慮，閾值電壓的下限是0.1VDD。

圖2.49示出了短路功耗與動態(tài)功耗的比例隨閾值電壓的變化。一般要求短路功耗與動態(tài)功耗的比例應(yīng)小於10%。（3）靜態(tài)功耗理想情況下，CMOS電路的靜態(tài)功耗是零，因?yàn)樵诜€(wěn)態(tài)下或者NMOS電晶體截止，或者PMOS電晶體截止，電路不存在直流導(dǎo)通電流。

實(shí)際上CMOS電路的靜態(tài)功耗不為零，因?yàn)樘庫督刂箲B(tài)的MOS電晶體存在亞閾值電流IST，形成電路在穩(wěn)態(tài)下的直流電流。電路中還存在其他洩漏電流，也會引起靜態(tài)功耗。CMOS電路的靜態(tài)功耗決定於電路中總的洩漏電流Ileak和工作電壓。

對於納米尺度的CMOS器件，洩漏電流主要包括：a)亞閾值電流IST，b)源-漏區(qū)pn結(jié)反向電流Ij，c)柵-漏覆蓋區(qū)的氧化層隧穿電流IG，d)柵感應(yīng)的漏極洩漏電流IGIDL，e)漏-源穿通電流IPT。

最主要的洩漏電流也是與閾值電壓有關(guān)的是亞閾值電流。其中I0是在閾值條件下單位寬度器件的電流，W是器件寬度，S是亞閾值斜率。對應(yīng)VGS=0的亞閾值電流即MOS器件截止態(tài)的洩漏電流：對體矽CMOS器件，室溫下S一般為80-100mV/dec，理想情況下，S的最小值是60mV。閾值電壓隨器件尺寸減小而下降時，將使MOS電晶體截止態(tài)的洩漏電流指數(shù)增大，從而引起電路靜態(tài)功耗增加。

閾值電壓設(shè)計窗口從降低功耗，考慮希望器件的閾值電壓盡可能增大，但是從提高電路性能考慮又希望儘量減小閾值電壓。必須綜合考慮速度、雜訊容限和功耗幾方面的要求。需折衷考慮，優(yōu)化設(shè)計。例如，對於一個工和在1V電源電壓的高端RISC處理器，如果允許的總功耗是10W，則靜態(tài)功耗不應(yīng)超過總功耗的10%，也就是說靜態(tài)功耗應(yīng)小於1W。如果晶片上總的器件寬度是10m，亞閾值斜率為100mV/dec，，則從靜態(tài)功耗考慮，閾值電壓的數(shù)值必須大於0.1V。

考慮其他洩漏電流，因此對閾值電壓的要求應(yīng)該更高一些。

圖2.51示出了綜合考慮延遲時間、雜訊容限和靜態(tài)功耗幾方面的因素，得到的可接受的閾值電壓設(shè)計窗口。

從提高工作速度考慮，閾值電壓的取值應(yīng)小於延遲時間決定的限制；

從保證電路穩(wěn)定工作考慮，閾值電壓應(yīng)大於雜訊容限決定的限制；從降低靜態(tài)功耗考慮，閾值電壓應(yīng)大於一定的範(fàn)圍。對照前面討論的高端RISC，綜合考慮上述要求，在1V電源電壓下，閾值電壓可取為0.15V。隨著器件尺寸的減小，電源電壓降低，可接受的閾值電壓範(fàn)圍也越來越小。解決方案：多閾值電路；動態(tài)閾值器件。九、源漏串聯(lián)電阻的影響

MOSFET的溝道與兩個寄生電阻RS和RD互相串聯(lián)。每個電阻都可以認(rèn)為由三部分組成：(1)金屬與源漏區(qū)的接觸電阻；(2)源漏區(qū)的主體電阻；(3)當(dāng)電流從源漏區(qū)流向通常較薄的反型層時，與電流流動路線的聚集有關(guān)的電阻，即所謂“擴(kuò)展電阻”效應(yīng)。隨著器件尺寸的縮小，源漏區(qū)的結(jié)深變淺，接觸孔面積變小，使得源漏區(qū)的寄生串聯(lián)電阻和變大。RS和RD和作為器件寄生元件是採用任何一種測量手段都不可避開的，也是在電路模擬中必須考慮的重要因素。

由圖可知

一般可假設(shè)，且寄生電阻上的壓降比Vgtx小得多，因而不必考慮柵源電壓的有效下降量，並假設(shè)Vds'也比Vgtx小得多，將以上公式代入線性區(qū)下的電流方程，可得到串聯(lián)電阻影響下的電流為

其中

3.1對器件模型的要求電路模擬與設(shè)計需要建立元器件精確模型。器件模型精度與計算量成反比，應(yīng)在滿足精度要求條件下採用儘量簡單的模型（CompactModel）。除器件模型外，應(yīng)當(dāng)使模型各參數(shù)有明確物理意義並與器件結(jié)構(gòu)和工藝參數(shù)有直接的聯(lián)繫。器件模型有兩種構(gòu)成方法：一是從工作原理出發(fā)，通過數(shù)學(xué)推導(dǎo)得出，該方法得出的模型有明確的物理意義；另一種是把器件當(dāng)作“黑盒子”，從器件外部特性出發(fā)，得出外部特性數(shù)學(xué)關(guān)係。Spice程式所包含的元器件種類如下：

(1)無源元件：它們是電阻、線性和非線性電容、線性和非線性電感、互感和磁芯、無損耗傳輸線、壓控開關(guān)和流控開關(guān)。(2)半導(dǎo)體器件：它們是半導(dǎo)體二極體、雙極型電晶體、結(jié)型場效應(yīng)電晶體、MOS場效應(yīng)電晶體、砷化鎵場效應(yīng)管和可控矽器件等。(3)電源：它們是獨(dú)立電壓源、獨(dú)立電流源、四種線性和非線性受控源(VCVS，VCCS，CCCS，CCVS)。獨(dú)立源中除了直流源外還有交流小信號源和瞬態(tài)源。(4)子電路：在Spice中允許用戶將上述三類元件組成的電路定義為子電路。子電路大小不限，可以嵌套。當(dāng)電路由多個這樣子電路組成時，這種定義是很方便的。但在實(shí)際模擬時，程式仍然是以上述三類元件為基本單元來計算的。(5)宏模型：spice中的宏模型包括表格宏模型、數(shù)學(xué)函數(shù)宏模型和由Spice，已有的各類模型組合起來形成的構(gòu)造型宏模型。

積體電路中的電阻分為：無源電阻通常是合金材料或採用摻雜半導(dǎo)體製作的電阻有源電阻將電晶體進(jìn)行適當(dāng)?shù)倪B接和偏置，利用電晶體的不同的工作區(qū)所表現(xiàn)出來的不同的電阻特性來做電阻。薄層集成電阻器合金薄膜電阻多晶矽薄膜電阻採用一些合金材料沉積在二氧化矽或其他介電材料表面，通過光刻形成電阻條。常用的合金材料有：（1）鉭（Ta）；（2）鎳鉻（Ni-Cr）；（3）氧化鋅SnO2；（4）鉻矽氧CrSiO。摻雜多晶矽薄膜也是一個很好的電阻材料，廣泛應(yīng)用於矽基積體電路的製造。摻雜半導(dǎo)體電阻薄層集成電阻器不同摻雜濃度的半導(dǎo)體具有不同的電阻率，利用摻雜半導(dǎo)體的電阻特性，可以製造電路所需的電阻器。根據(jù)摻雜方式，可分為：離子注入電阻擴(kuò)散電阻對半導(dǎo)體進(jìn)行熱擴(kuò)散摻雜而構(gòu)成的電阻離子注入方式形成的電阻的阻值容易控制，精度較高。薄層電阻的幾何圖形設(shè)計常用的薄層電阻圖形薄層電阻圖形尺寸的計算方塊電阻的幾何圖形＝R□·

材料最小值典型值最大值互連金屬0.050.070.1頂層金屬0.030.040.05多晶矽152030矽-金屬氧化物236擴(kuò)散層1025100矽氧化物擴(kuò)散2410N阱（或P阱）1k2k5k0.5-1.0

mMOS工藝中作為導(dǎo)電層的典型的薄層電阻阻值單位:Ω/口薄層電阻端頭和拐角修正不同電阻條寬和端頭形狀的端頭修正因數(shù)薄層電阻溫度係數(shù)電阻溫度係數(shù)TC是指溫度每升高1℃時，阻值相對變化量：在SPICE程式中,考慮溫度係數(shù)時，電阻的計算公式修正為：薄層電阻射頻等效電路晶片上的薄層電阻的射頻雙端口等效電路：襯底電位與分佈電容：

有源電阻有源電阻是指採用電晶體進(jìn)行適當(dāng)?shù)倪B接並使其工作在一定的狀態(tài)，利用它的直流導(dǎo)通電阻和交流電阻作為電路中的電阻元件使用。雙極型電晶體和MOS電晶體可以擔(dān)當(dāng)有源電阻。有源電阻MOS有源電阻及其I-V曲線直流電阻：交流電阻：Ron︱VGS=V＝有源電阻有源電阻的幾種形式：飽和區(qū)的NMOS有源電阻示意圖：集成電容器在積體電路中，有多種電容結(jié)構(gòu)：金屬-絕緣體-金屬(MIM)結(jié)構(gòu)多晶矽/金屬-絕緣體-多晶矽結(jié)構(gòu)金屬叉指結(jié)構(gòu)

PN結(jié)電容

MOS電容平板電容製作在砷化鎵半絕緣襯底上的MIM電容結(jié)構(gòu)：考慮溫度係數(shù)時，電容的計算式為：平板電容電容模型等效電路：固有的自頻率：金屬叉指結(jié)構(gòu)電容PN結(jié)電容

突變PN結(jié)電容計算公式：任何pn結(jié)都有漏電流和從結(jié)面到金屬連線的體電阻，結(jié)電容的品質(zhì)因數(shù)通常比較低。結(jié)電容的參數(shù)可採用二極體和電晶體結(jié)電容同樣的方法進(jìn)行計算。PN結(jié)電容電容值依賴於結(jié)面積，例如二極體和電晶體的尺寸。PN結(jié)電容的SPICE模型就直接運(yùn)用相關(guān)二極體或三極管器件的模型。MOS結(jié)構(gòu)電容平板電容和PN結(jié)電容都不相同，MOS核心部分，即金屬-氧化物-半導(dǎo)體層結(jié)構(gòu)的電容具有獨(dú)特的性質(zhì)。它的電容-電壓特性取決於半導(dǎo)體表面的狀態(tài)。隨著柵極電壓的變化，表面可處於：積累區(qū)耗盡區(qū)反型區(qū)MOS結(jié)構(gòu)電容MOS電容(a)物理結(jié)構(gòu)(b)電容與Vgs的函數(shù)關(guān)係MOS結(jié)構(gòu)電容MOS動態(tài)柵極電容與柵極電壓的函數(shù)關(guān)係電感集總電感可以有下列兩種形式：單匝線圈多匝螺旋型線圈多匝直角型線圈矽襯底上電感的射頻雙端口等效電路：

傳輸線電感單端口電感的另一種方法是使用長度l<l/4波長的短電傳輸線(微帶或共面波導(dǎo))或使用長度在l/4<l<l/2範(fàn)圍內(nèi)的開路傳輸線。

兩種傳輸線類型的電感值計算如下： 互連線互連線是各種分立和積體電路的基本元件。有不少人對這一概念不甚明確?；ミB線的版圖設(shè)計是積體電路設(shè)計中的基本任務(wù)，在專門門陣列設(shè)計電路中甚至是唯一的任務(wù)?；ミB線設(shè)計中應(yīng)注意的事項(xiàng)對於各種互連線設(shè)計，應(yīng)該注意以下方面：

為減少信號或電源引起的損耗及減少晶片面積，連線儘量短。

為提高集成度，在傳輸電流非常微弱時(如MOS柵極)，大多數(shù)互連線應(yīng)以製造工藝提供的最小寬度來佈線?；ミB線設(shè)計中應(yīng)注意的事項(xiàng)在連接線傳輸大電流時，應(yīng)估計其電流容量並保留足夠裕量。製造工藝提供的多層金屬能有效地提高集成度。在微波和毫米波範(fàn)圍，應(yīng)注意互連線的趨膚效應(yīng)和寄生參數(shù)。某些情況下，可有目的地利用互連線的寄生效應(yīng)。深亞微米階段的互連線技術(shù)CMOS工藝發(fā)展到深亞微米階段後，互連線的延遲已經(jīng)超過邏輯門的延遲，成為時序分析的重要組成部分。這時應(yīng)採用鏈狀RC網(wǎng)路、RLC網(wǎng)路或進(jìn)一步採用傳輸線來模擬互連線。無源元件模型1、電阻模型主要考慮了溫度和雜訊性能。TC1和TC2分別是一次和二次溫度係數(shù)。Tnorm由OPTION語句確定，省卻為27oC。電阻的熱雜訊功率譜密度模型為：2、電容模型電容主要考慮了溫度和壓變特性。VC1、VC2分別是一次和二次電壓係數(shù)；TC1和TC2分別是一次和二次溫度係數(shù)。3、電感模型電容主要考慮了溫度和流變特性。IL1、IL2分別是一次和二次電流係數(shù)；TC1和TC2分別是一次和二次溫度係數(shù)。7.2二極體模型1、直流模型可以用於pn結(jié)及肖特基結(jié)正向與反向特性，並可用於描述二極體擊穿——穩(wěn)壓管。非平衡條件下正向偏置的PN結(jié)如下圖所示：φjAKIDPN-xPxN-WPWN0x+-圖中給出耗盡型PN結(jié)的寬度是xP,xN，P區(qū)和N區(qū)的自然寬度是WP，WN。二極體的電流錶達(dá)式為式中熱電壓kT/q=25.86×103V，T＝300K，IS為反向飽和電流，n為發(fā)射係數(shù)。其中AJ是二極體的橫截面積，ni是本征載流子濃度，DN和DP是電子和空穴的擴(kuò)散係數(shù)。ND＝nN0是自由電子濃度N區(qū)的熱平衡值，NA＝pP0是空穴濃度P區(qū)的熱平衡值。LP是空穴的平均擴(kuò)散長度，LN是自由電子的擴(kuò)散長度。

IDIS0VD

理想二極體的I－V直流特性如右圖所示:在高正向偏壓時，存在接觸電阻和大注入效應(yīng)等效電阻，兩者用歐姆電阻rs等效：

實(shí)際矽型二極體的I－V特性曲線如圖所示,實(shí)際特性曲線可分為6個區(qū)域：

A區(qū)是載流子的產(chǎn)生、複合形成的電流區(qū)；B區(qū)是擴(kuò)散電流區(qū)(理想)；

C區(qū)是大注入電流區(qū)；D區(qū)為串聯(lián)電阻效應(yīng)區(qū)；

E區(qū)為反向漏電流區(qū)；F區(qū)為擊穿區(qū)。IDVDABCDEF採用該分段處理，非線性電流近似表示為：式中g(shù)min是一個並接在PN結(jié)兩端的小電導(dǎo)，它的作用是幫助運(yùn)算的收斂，其默認(rèn)值是10－12；n是發(fā)射係數(shù)?？梢奍D是VD的函數(shù)，VD取值範(fàn)圍不同，函數(shù)運(yùn)算式隨之變化2.大信號模型大信號模型如圖所示。ARSID+-+-VDK二極體大信號靜態(tài)模型有兩種形式的電荷存儲。一種是在耗盡區(qū)，是以摻雜濃度的電荷存儲形式，其電荷方程如下：式中φ0是內(nèi)建電勢，VD是二極體壓降。另一種電荷存儲形式是少數(shù)載流子注入中性區(qū)域，電荷方程為：

這裏τD是渡越時間常數(shù)，表示二極體沖放電所需要的最小時間。二極體的總電荷為

二極體的總電容為二極體的PN結(jié)電容為

二極體的擴(kuò)散電容為二極體結(jié)電容與VD關(guān)係曲線如圖所示。其中一條是純理論曲線，一條是Chawla-Gummel推出的結(jié)果。Chawla-GummelResultsSPICESimpleTheoryCJ0VDΦ0/2Φ0Chawla-Gummel曲線是在對結(jié)電容CJ特性作出精確分析的情況下，作為VD函數(shù)得出的結(jié)果。當(dāng)正向偏置電壓VD上升到φ0/2，曲線給出的CJ值與由公式計算出的CJ值是很接近的，當(dāng)VD>φ0/2時，CJ可以由線性外推法計算出近似值。式中FC是正偏耗盡層電容係數(shù)，m是PN結(jié)梯度因數(shù)，τD是渡越時間，F(xiàn)1，F(xiàn)2和F3是常數(shù)，由FC決定：電荷存儲參數(shù)QD與電容CD的關(guān)係如下：二極體大信號模型用來描述CD的參數(shù)有：

TT——渡越時間（τD）；

CJ0——零偏置結(jié)電容（Cj（0））；

M——PN結(jié)梯度因數(shù)（m）；VJ——PN結(jié)自建電勢（φ0）

FC——正偏耗盡層電容公式係數(shù)（FC）小信號模型二極體小信號模型見圖，小信號電導(dǎo)定義為：而電容CD為3

二極體的溫度模型

飽和電流IS與溫度變化的關(guān)係如下：式中XTI是飽和電流IS的溫度指數(shù)，Tnorm是默認(rèn)工作溫度值（27℃），T是新設(shè)置的工作溫度值。結(jié)電勢Φ0與溫度T關(guān)係如下：300K時禁帶寬度Eg(0)和Eg(T)的方程如下：矽型PN結(jié)實(shí)驗(yàn)結(jié)果是：α=7.01×10-4，β＝1108，Eg(0)=1.16eV結(jié)電容Cj(0)受溫度控制的關(guān)係為：

二極體模型的總參數(shù)表如下所示：公式符號參數(shù)名定義默認(rèn)值單位

ISIS飽和電流1×10-14A

rSRS寄生串聯(lián)電阻0Ω

nN發(fā)射係數(shù)1τDTT渡越時間0s

CD(0)CJ0零偏結(jié)電容0F

φ0VJPN結(jié)內(nèi)建電勢1VmMPN結(jié)梯度因數(shù)0.5公式符號參數(shù)名定義默認(rèn)值單位

EgEG禁帶寬度：1.11；SBD0.69；鍺0.671.11eV

PtXTIIS溫度指數(shù):PN結(jié)二極體3.0；SBD2.13.0

FCFC正偏耗盡層電容係數(shù)0.5BVBV反向擊穿電壓BV∞VIBV IBV反向擊穿電流IBV10－3AKfKF閃爍雜訊係數(shù)Kf0AfAF閃爍雜訊指數(shù)Af

1 如何提取二極體模型參數(shù)？以直流模型為例有兩個直流參數(shù)IS和n，在條件下，有兩邊取對數(shù)，有由測量值在半對數(shù)座標(biāo)中作圖，即可得出兩個直流參數(shù)IS和n。

7.2

雙極型電晶體模型

SPICE的雙極型電晶體（BJT）模型參數(shù)包括：模型的直流、交流小信號特性，溫度、雜訊性能，各種電容效應(yīng)和半導(dǎo)體物理屬性等。雙極型電晶體有兩種模型：（1）Ebers-Moll（即EM）模型——Ebers和Moll於1954年提出（2）Gummel-Poon（即GP）模型