廣東海洋大學(xué)計(jì)算機(jī)組成原理復(fù)習(xí)提綱(完善版)

注：廣東海洋大學(xué)計(jì)算機(jī)組成原理復(fù)習(xí)提綱，文檔及答案由阿稻想洋洋完善上傳提供，如有疑問或不妥之處，請自行解決或聯(lián)系師兄我。題目雖好，但好似與真題有所偏差，僅供參考，作為補(bǔ)充，建議主要還是看2023九成真題。一、選擇題1．指令周期是指____C_。A.CPU從主存取出一條指令的時(shí)間。B.CPU執(zhí)行一條指令的時(shí)間C.CPU從主存取出一條指令加上執(zhí)行這條指令的時(shí)間D.時(shí)鐘周期時(shí)間2．以下四種類型指令中，執(zhí)行時(shí)間最長的是_C_____。A.RR型B.RS型C.SS型3.某DRAM芯片，其存儲容量為512K×8位，該芯片的地址線和數(shù)據(jù)線數(shù)目為____D_。A.8，512B.512，8C.18，8D.19，84．某SRAM芯片，存儲容量為64K×16位，該芯片的地址線和數(shù)據(jù)線數(shù)目為_____D_。A64，16B16，64C64，8D16，165．描述PCI總線中根本概念不正確的句子是_C_____。AHOST總線不僅連接主存，還可以連接多個(gè)CPUBPCI總線體系中有三種橋，它們都是PCI設(shè)備C以橋連接實(shí)現(xiàn)的PCI總線結(jié)構(gòu)不允許許多條總線并行工作D橋的作用可使所有的存取都按CPU的需要出現(xiàn)在總線上6．假設(shè)[X]補(bǔ)=11010011，那么X的十進(jìn)制數(shù)真值是____B__。A.717．存貯單元是指___B___。A.存放一個(gè)二進(jìn)制信息位的存貯元B.存放一個(gè)機(jī)器字的所有存貯元集合8．以下表達(dá)中正確描述的句子是：___A___。A同一個(gè)CPU周期中，可以并行執(zhí)行的微操作叫相容性微操作B同一個(gè)CPU周期中，不可以并行執(zhí)行的微操作叫相容性微操作C同一個(gè)CPU周期中，可以并行執(zhí)行的微操作叫相斥性微操作9．存放器間接尋址方式中，操作數(shù)處在_____B_。A.通用存放器B.主存單元10．如果浮點(diǎn)數(shù)尾數(shù)用補(bǔ)碼表示，那么判斷以下哪一項(xiàng)的運(yùn)算結(jié)果是規(guī)格化數(shù)C______。A1.11000B0.01110D11．CRT的分辨率為1024×1024像素，像素的顏色數(shù)為256，那么刷新存儲器的容量是___B___。A.512KBB.1MB12．計(jì)算機(jī)的外圍設(shè)備是指____D__。A.輸入/輸出設(shè)備B.外存儲器C.遠(yuǎn)程通信設(shè)備D.除了CPU和內(nèi)存以外的其它設(shè)備13.計(jì)算機(jī)系統(tǒng)中的存貯器系統(tǒng)是指_D_____。ARAM存貯器BROM存貯器C主存貯器Dcache、主存貯器和外存貯器14.以下數(shù)中最大的數(shù)是__A____。A．〔10011001〕2B.〔227〕8C.〔98〕16D.〔152〕1015.為確定下一條微指令的地址，通常采用斷定方式，其根本思想是__C____。A.用程序計(jì)數(shù)器PC來產(chǎn)生后繼微指令地址B.用微程序計(jì)數(shù)器μPC來產(chǎn)生后繼微指令地址C.通過微指令順序控制字段由設(shè)計(jì)者指定或由設(shè)計(jì)者指定的判別字段控制產(chǎn)生后繼微指令地址D.通過指令中指定一個(gè)專門字段來控制產(chǎn)生后繼微指令地址16.某計(jì)算機(jī)字長32位，其存儲容量為4MB，假設(shè)按半字編址，它的尋址范圍是C______。A0—4MBB0—2MBC0—2MD0—1MB假設(shè)按半字就是16位了4MB=32Mb

也就是說這個(gè)存儲器能存放的位是32Mb現(xiàn)在一個(gè)地址就是16b顯然32/16=2M。不要認(rèn)為32位就能尋找2的32次方就是4G的地址空間那是錯(cuò)的。17.主存貯器和CPU之間增加cache的目的是___A___。A.解決CPU和主存之間的速度匹配問題B.擴(kuò)大主存貯器的容量C.擴(kuò)大CPU中通用存放器的數(shù)量D.擴(kuò)大外存的容量采用串行接口進(jìn)行7位ASCII碼傳送，帶有1位奇校驗(yàn)位，l位起始位和1位停止位，當(dāng)字符傳送速率為500字符/s時(shí)，波特率為____A__。

A.5000波特B.9000波特C.1000波特D.4800波特500*(7+1+1+1)=500019．存放器間接尋址方式中，操作數(shù)處在_____B_。A.通用存放器20．在集中式總線仲裁中，_B___方式響應(yīng)時(shí)間最快，_A___方式對_C___最敏感。

C.電路故障21．設(shè)變址存放器為X，形式地址為D，〔X〕表示存放器X的內(nèi)容，這種尋址方式的有效地址為_____A_。A.EA=(X)+DB.EA=(X)+(D)C.EA=((X)+D)D.EA=((X)+(D))22．中斷向量地址是：___B___。A.子程序入口地址B.中斷效勞例行程序入口地址C.中斷效勞例行程序入口地址的指示器D.中斷返回地址23．對計(jì)算機(jī)的軟、硬件資源進(jìn)行管理的是____A___。

A.操作系統(tǒng)B.數(shù)據(jù)庫管理系統(tǒng)

C.語言處理系統(tǒng)D.用戶程序24.以下有關(guān)RISC的描述中，正確的選項(xiàng)是______。

A.RISC的主要目標(biāo)是減少指令數(shù)，提高指令執(zhí)行效率

B.為了實(shí)現(xiàn)兼容，新設(shè)計(jì)的RISC，是從原來CISC系統(tǒng)的指令系統(tǒng)中挑選一局部實(shí)現(xiàn)的。

C．采用RISC技術(shù)后，計(jì)算機(jī)的體系結(jié)構(gòu)又恢復(fù)到早期的比擬簡單的情況。

D．RISC設(shè)有乘、除法指令和浮點(diǎn)運(yùn)算指令。25.____D__表示法主要用于表示浮點(diǎn)數(shù)中的階碼。A.原碼B.補(bǔ)碼C.反碼D.移碼二、填空題計(jì)算機(jī)系統(tǒng)中的存儲器分為指令內(nèi)存___和__外存____。在CPU執(zhí)行程序時(shí)，必須將指令存放在_內(nèi)存____中?？偩€仲裁部件通過采用_優(yōu)先級_____策略或_公平_____策略，選擇其中一個(gè)主設(shè)備作為總線的下一次主方，接管_總線控制權(quán)。當(dāng)代流行的標(biāo)準(zhǔn)總線追求與_結(jié)構(gòu)__、_CPU__、__技術(shù)__無關(guān)的開發(fā)標(biāo)準(zhǔn)。4.Cache是一種____高速緩沖__存儲器，是為了解決CPU和主存之間_速度_____不匹配而采用的一項(xiàng)重要硬件技術(shù)。現(xiàn)開展為多級cache體系，_指令cache與數(shù)據(jù)cache___分設(shè)體系。5．計(jì)算機(jī)系統(tǒng)中，以下部件都能夠存儲信息：①主存②CPU內(nèi)的通用存放器③cache④磁帶⑤磁盤。按照CPU存取速度排列，由快到慢依次為②③①⑤④，其中，內(nèi)存包括___①③___；屬于外存的是_④⑤____。6.一般來講，取指周期中從內(nèi)存讀出的信息流是___指令流_____，一定送往____指令___存放器；在執(zhí)行周期中從內(nèi)存讀出的信息流是__數(shù)據(jù)流_____。7.一個(gè)較完善的指令系統(tǒng)應(yīng)包含_數(shù)據(jù)__類指令，_算術(shù)__類指令，_邏輯__類指令，程序控制類指令，I/O類指令，字符串類指令，系統(tǒng)控制類指令。8.PCI是一個(gè)與處理器無關(guān)的_高速外圍總線_____，它采用___同步__時(shí)序協(xié)議和__集中____式仲裁策略。9.根據(jù)操作數(shù)所在位置，操作數(shù)在存放器中，為_存放器_____尋址方式；操作數(shù)地址在存放器，為__存放器間接____尋址方式；操作數(shù)在指令中，為__立即____尋址方式。10.計(jì)算機(jī)硬件包括A.存儲器控制器運(yùn)算器____，適配器，輸入/輸出設(shè)備。容量__存取時(shí)間存取周期____和存儲器帶寬。12.用16K×8位EPROM芯片組成128K×32位的只讀存儲器，那么數(shù)據(jù)存放器A._32___位、地址存放器17____位、共需EPROM芯片_32___個(gè)。13.主存與cache的地址映射有____全相聯(lián)映射_____、___直接映射______、___組相聯(lián)映射______三種方式。三、簡答題指令和數(shù)據(jù)均存放在內(nèi)存中，計(jì)算機(jī)如何從時(shí)間和空間上區(qū)分它們是指令還是數(shù)據(jù)。從時(shí)間上講,取指令事件發(fā)生在“取指周期〞，取數(shù)據(jù)事件發(fā)生在“執(zhí)行周期〞。從空間上講，從內(nèi)存讀出指令流流向控制器〔指令存放器〕。從內(nèi)存讀出數(shù)據(jù)流流向運(yùn)算器〔通用存放器〕什么是指令周期？什么是機(jī)器周期？什么是時(shí)鐘周期？三者之間的關(guān)系如何？答：指令周期：取出一條指令并且執(zhí)行這條指令的時(shí)間；機(jī)器周期：又稱cpu周期，cpu一次訪問內(nèi)存的時(shí)間，通常用內(nèi)存中讀取一個(gè)指令字的最短時(shí)間來規(guī)定CPU周期時(shí)鐘周期：處理操作的最根本單位。(CPU的主頻)指令周期、機(jī)器周期和時(shí)鐘周期之間的關(guān)系：指令周期通常用假設(shè)干個(gè)機(jī)器周期表示，而機(jī)器周期時(shí)間又包含有假設(shè)干個(gè)時(shí)鐘周期。PCI總線中三種橋的名稱是什么？橋的功能是什么？在存放器—存放器型，存放器—存儲器型和存儲器—存儲器型三類指令中，哪類指令的執(zhí)行時(shí)間最長？哪類指令的執(zhí)行時(shí)間最短？為什么？答：存儲器-存儲器型時(shí)間最長，存放器-存放器型時(shí)間最短，因?yàn)榍罢咭獌纱卧L問內(nèi)存，而后者不用訪問內(nèi)存！〔存放器-存放器型執(zhí)行速度最快,存儲器-存儲器型執(zhí)行速度最慢。因?yàn)榍罢卟僮鲾?shù)在存放器中，后者操作數(shù)在存儲器中，而訪問一次存儲器所需的時(shí)間一般比訪問一次存放器所需時(shí)間長?！沉魉€中存在哪三種數(shù)據(jù)相關(guān)沖突會使流水線發(fā)生斷流？如何解決數(shù)據(jù)相關(guān)沖突？流水線中有三類數(shù)據(jù)相關(guān)沖突：寫后讀〔RAW〕相關(guān)；讀后寫〔WAR〕相關(guān)；寫后寫〔WAW〕相關(guān)。解決數(shù)據(jù)相關(guān)沖突的方法:在流水CPU的運(yùn)算器中設(shè)置假設(shè)干運(yùn)算結(jié)果緩沖存放器，暫時(shí)保存運(yùn)算結(jié)果，以便于后繼指令直接使用，這稱為“向前〞或定向傳送技術(shù)簡述cache的根本原理。1.CPU與Cache之間的數(shù)據(jù)交換是以字為單位,而Cache與主存之間的數(shù)據(jù)交換是以塊為單位。一個(gè)塊由通常假設(shè)干定長的字組成。 2.因此Cache的根本原理是當(dāng)CPU要讀取主存中一個(gè)字時(shí),總是將存放該字的內(nèi)存地址同時(shí)發(fā)給Cache和主存。此時(shí)Cache控制邏輯立即依據(jù)地址判斷該字當(dāng)前是否已在Cache中假設(shè)是將此字立即傳送給CPU,CPU無需再訪問主存讓主存訪問失效,假設(shè)非,那么用主存讀周期把此字從主存讀出送到CPU與此同時(shí)把含有這個(gè)字的數(shù)據(jù)塊從主存讀出并裝入到Cache中Cache中較舊的內(nèi)容塊替換掉。這種替換控制由始終管理Cache使用情況的硬件邏輯電路來實(shí)現(xiàn)最常用的替換算法為LRU最近最少使用策略。8.某8位機(jī)的主存采用半導(dǎo)體存儲器，地址碼為18位，采用4K×4位的SRAM芯片組成該機(jī)所允許的最大主存空間，并選用模塊條形式，問：a.假設(shè)每個(gè)模塊條為32K×8位，共需幾個(gè)模塊條？〔*8〕/〔32k*8〕=8〔個(gè)〕b.每個(gè)模塊條內(nèi)有多少片RAM芯片?〔/〕*〔8位/4位〕=16即〔32KX8〕/4KX4=16〔片〕c.主存共需多少RAM芯片？8*16=128〔片〕什么是刷新？刷新操作有哪兩種方式，各有什么特點(diǎn)？對DRAM定期進(jìn)行的全部重寫過程；集中式刷新、分布式刷新集中式刷新：DRAM的所有行在每一個(gè)刷新周期中都被刷新分布式刷新：每一行的刷新插入到正常的讀、寫周期之中求十進(jìn)制數(shù)-113的原碼表示，反碼表示，補(bǔ)碼表示表示〔用8位二進(jìn)制表示，并設(shè)最高位為符號位，真值為7位〕。原碼：11110001反碼：10001110補(bǔ)碼：10001111四、分析與設(shè)計(jì)1.CPU執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)為3800次，主存完成存取的次數(shù)為200次，cache存取周期為50ns，主存為250ns，求cache/主存系統(tǒng)的效率和平均訪問時(shí)間。h=平均訪問時(shí)間60ns效率83.3%指令格式如下所示，OP為操作碼字段，試分析指令格式特點(diǎn)。3126252221181716150OP源存放器變址存放器偏移量1、雙字長二地址指令2、操作字段op為6位，可以指定64種操作〔指令〕3、一個(gè)操作數(shù)在源存放器〔共16個(gè)〕，另一個(gè)操作數(shù)在存儲器中〔由變址存放器和位移量決定〕，所以是RS型指令某計(jì)算機(jī)字長32位，有16個(gè)通用存放器，主存容量為1M字，采用單字長二地址指令，共有64條指令，試采用四種尋址方式〔存放器、直接、變址、相對〕設(shè)計(jì)指令格式。4.用32K*16位的EEPROM芯片組成128K*16位的只讀存儲器，問：〔1〕數(shù)據(jù)存放器和地址存放器各多少位？共需多少個(gè)EEPROM芯片？數(shù)據(jù)存放器16位，地址存放器17位共需要4個(gè)畫出此存儲器組成框圖。參見課本P140的數(shù)據(jù)通路，畫出指令“STA,R1,(R2)〞的指令周期流程圖，其含義是將存放器R1的內(nèi)容傳送至〔R2〕地址的存儲器單元中。標(biāo)出各微操作信號序列。存儲器容量為128M，字長64位，模塊數(shù)m=8，分別用順序方式和交叉方式進(jìn)行組織。存儲周期T=200ns,數(shù)據(jù)總線寬度為64位，總線周期τ=50ns.問順序存儲器和交叉存儲器的帶寬各是多少？順序存儲器和交叉存儲器連續(xù)讀出m=8個(gè)字的信息總量是：64*8=512位順序存儲器和交叉存儲器連續(xù)讀出m=8個(gè)字的時(shí)間分別是：t1=mT=8*200ns=1600nsT2=T+(m-1)t=200ns+7*50ns=550ns所以帶寬分別為；W1=q/t1=512/(1600x)=32X(位/秒)W2=q/t2=512/(550X(位/秒)將是進(jìn)制數(shù)-15/64表示成IEEE754標(biāo)準(zhǔn)的32為浮點(diǎn)規(guī)格化數(shù)-15/64=-0.234375=0.001111=1.111*2〔-3〕e=-3E=-3+127=124=01111100S=1M=111最后表示為：10111110011100000000000000000000刷新存儲器的重要性能指標(biāo)是它的帶寬。實(shí)際工作時(shí)，顯示適配器的幾個(gè)功能部件要采用刷新存儲器的帶寬。假定總帶寬60%用于刷新屏幕，保存40%帶寬用于其他非刷新功能。