數(shù)字電路與邏輯設(shè)計(jì)（第三版）課件：可編程邏輯器件

可編程邏輯器件6.1概述6.2簡(jiǎn)單可編程邏輯器件(SPLD)6.3復(fù)雜可編程邏輯器件(CPLD)6.4現(xiàn)場(chǎng)可編程邏輯器件(FPGA)習(xí)題

本章主要對(duì)現(xiàn)今比較常用的可編程邏輯器件進(jìn)行了簡(jiǎn)單介紹和比較。

6.1概述

數(shù)字邏輯器件的發(fā)展如圖6-1所示(圖中的白色區(qū)塊表示對(duì)應(yīng)的半導(dǎo)體技術(shù)和產(chǎn)品雖然已經(jīng)出現(xiàn),但沒(méi)有得到大規(guī)模的推廣和應(yīng)用)。20世紀(jì)60年代德州儀器TI公司推出了54系列和74系列的標(biāo)準(zhǔn)邏輯器件,這些標(biāo)準(zhǔn)邏輯器件一直沿用至今。1970年,Intel生產(chǎn)了第一塊1024位的DRAM芯片(型號(hào)為1103),仙童公司則生產(chǎn)了第一塊256位的SRAM芯片(型號(hào)為4100)。

1971年,Intel推出了世界上第一款商用微處理器芯片4004,

4004微處理器芯片中包含約2300個(gè)晶體管,每秒可以執(zhí)行6萬(wàn)次操作。從圖6-1中可以看到,雖然專用集成電路(ASIC,ApplicationSpecificIntegratedCircuit)芯片在20世紀(jì)60年代中期已經(jīng)出現(xiàn),但ASIC芯片生產(chǎn)工藝在70年代末期才趨于成熟并開(kāi)始投入大規(guī)模應(yīng)用。

圖6-1數(shù)字邏輯器件的發(fā)展

標(biāo)準(zhǔn)邏輯器件、微處理器芯片、SRAM和DRAM芯片以及專用集成電路ASIC芯片,這些種類的芯片一旦生產(chǎn)出來(lái),它們內(nèi)部的邏輯結(jié)構(gòu)和電路結(jié)構(gòu)是固定不變的。與這些芯片不同,業(yè)界還推出了另一大類數(shù)字邏輯器件,這類數(shù)字邏輯器件的邏輯功能和電路結(jié)構(gòu)可以通過(guò)電學(xué)和邏輯編程的方式進(jìn)行變換,從而得到新的邏輯功能和電路結(jié)構(gòu),這類器件

被稱為PLD(ProgrammableLogicDevices),即可編程邏輯器件。

可編程邏輯器件包括圖6-1中的簡(jiǎn)單可編程邏輯器件(SPLD,SimpleProgrammableLogicDevices)、復(fù)雜可編程邏輯器件(CPLD,ComplexProgrammableLogicDevices)、現(xiàn)

場(chǎng)可編程邏輯器件(FPGA,FieldProgrammableGateArrays)三類器件。從圖6-1中可知,從簡(jiǎn)單可編程邏輯器件、復(fù)雜可編程邏輯器件到現(xiàn)場(chǎng)可編程邏輯器件,這三類可編程邏輯器件的集成度、復(fù)雜度和性能是不斷提高的,它們產(chǎn)生的年代也是各不相同的。

由于可編程邏輯器件的邏輯功能和電路結(jié)構(gòu)可以通過(guò)電學(xué)和邏輯編程的方式進(jìn)行變換,因此最先出現(xiàn)的SPLD器件其功能和意義并不僅僅局限于將印制板上多個(gè)分立的54或74標(biāo)準(zhǔn)邏輯器件集成到一個(gè)SPLD芯片中,它提高了系統(tǒng)的性能和可靠性,降低了印制板和系統(tǒng)的成本,更重要的是,PLD芯片的邏輯功能和電路結(jié)構(gòu)將可以按照系統(tǒng)的功能需求進(jìn)行編程,極大地方便了系統(tǒng)原型的建構(gòu)、系統(tǒng)功能的驗(yàn)證和完善,具有重要的設(shè)計(jì)方法學(xué)的突破意義。隨著SPLD器件的成功運(yùn)用、推廣以及半導(dǎo)體技術(shù)的不斷成熟和發(fā)展,性能更先進(jìn)、功能更復(fù)雜的復(fù)雜可編程邏輯器件和現(xiàn)場(chǎng)可編程邏輯器件也在不斷推出并得到推廣應(yīng)用。可編程邏輯器件的分類如圖6-2所示。圖6-2可編程邏輯器件的分類

6.2簡(jiǎn)單可編程邏輯器件(SPLD)

如圖6-2所示,簡(jiǎn)單可編程邏輯器件可分為PROM、PLA、PAL和GAL等不同種類的器件,這些SPLD器件的結(jié)構(gòu)可以統(tǒng)一概括為圖6-3所示的基本結(jié)構(gòu),由輸入電路、與陣列、或陣列和輸出電路四部分組成。其中,與陣列和或陣列用于實(shí)現(xiàn)邏輯函數(shù)和功能,它是SPLD的核心部分。圖6-3SPLD器件的基本結(jié)構(gòu)

輸入電路的功能是對(duì)輸入信號(hào)進(jìn)行緩沖,在部分SPLD器件中會(huì)增加鎖存功能,經(jīng)緩沖后的輸入信號(hào)將具有足夠的驅(qū)動(dòng)能力,并可產(chǎn)生反信號(hào)。輸入信號(hào)包括外部輸入信號(hào)和輸出反饋信號(hào),它們經(jīng)輸入電路處理后作為與陣列的輸入項(xiàng)。

不同種類不同型號(hào)的SPLD器件的輸出電路存在很大的差異。由與或陣列產(chǎn)生的邏輯運(yùn)算結(jié)果,既可以組合電路的方式,經(jīng)輸出電路直接輸出,也可以時(shí)序電路的方式,通過(guò)輸出電路的寄存器暫存后輸出。輸出信號(hào)可根據(jù)設(shè)計(jì)需要,以高電平有效或以低電平有效的方式輸出。輸出電路通常采用三態(tài)電路,并由內(nèi)部通道將輸出信號(hào)反饋到輸入端。

6.2.1PROM器件

第一種SPLD器件是PROM器件。PROM器件于1970年問(wèn)世,主要用來(lái)存儲(chǔ)計(jì)算機(jī)的程序指令和常數(shù),但設(shè)計(jì)人員也利用PROM來(lái)實(shí)現(xiàn)查找表和有限狀態(tài)機(jī)等一些簡(jiǎn)單的邏輯功能。實(shí)際上,利用PROM器件可以方便地實(shí)現(xiàn)任意組合電路,這是通過(guò)一個(gè)固定的與陣列和一個(gè)可編程的或陣列組合來(lái)實(shí)現(xiàn)的。一個(gè)具有三輸入、三輸出的未編程PROM結(jié)構(gòu)如圖6-4所示。在該結(jié)構(gòu)中,與陣列固定地生成所有輸入信號(hào)的邏輯小項(xiàng),而或陣列則通過(guò)編程,實(shí)現(xiàn)任意小項(xiàng)之和。圖6-4未編程的PROM結(jié)構(gòu)

如果我們希望實(shí)現(xiàn)一個(gè)如圖6-5所示的簡(jiǎn)單組合邏輯電路,則圖6-4中或陣列的編程情況如圖6-6所示。

在實(shí)際的PROM器件中,或陣列的編程是通過(guò)熔絲連接EPROM晶體管或E2PROM單元來(lái)實(shí)現(xiàn)的。

圖6-5一個(gè)簡(jiǎn)單的組合邏輯電路圖6-6PROM中的或陣列編程

6.2.2PLA器件

為了克服PROM器件中固定與陣列的局限,設(shè)計(jì)人員在1975年推出了可編程邏輯陣列(PLA,ProgrammableLogicArrays)器件。PLA器件是簡(jiǎn)單可編程器件SPLD中配置最靈活的一種器件,它的與陣列和或陣列都是可以編程的。一個(gè)未編程的PLA器件的結(jié)構(gòu)如圖6-7所示。和PROM器件不同的是,PLA器件中的與陣列中的與項(xiàng)的數(shù)目是和輸入信號(hào)的數(shù)目無(wú)關(guān)的,或陣列中的或項(xiàng)的數(shù)目和輸入信號(hào)及與項(xiàng)的數(shù)目都是無(wú)關(guān)的。圖6-7未編程的PLA器件的結(jié)構(gòu)

我們利用PLA器件來(lái)實(shí)現(xiàn)下列等式:

則對(duì)應(yīng)的PLA器件的與陣列和或陣列的編程情況如圖6-8所示。圖6-8PLA器件的與陣列和或陣列的編程

由于信號(hào)通過(guò)編程節(jié)點(diǎn)傳輸需要花費(fèi)更多的時(shí)間,因此,PLA器件的與陣列和或陣列在編程后,其運(yùn)算速度與具有相同功能的PROM器件相比要慢。

6.2.3PAL器件

為了克服PLA器件速度慢的問(wèn)題,設(shè)計(jì)人員于20世紀(jì)70年代末期推出了一種新型的器件:可編程陣列邏輯(PAL,ProgrammableArrayLogic)器件。PAL器件的結(jié)構(gòu)與PROM正好相反,與陣列是可編程的,而或陣列則是固定的。未編程的PAL器件的結(jié)構(gòu)如圖6-9所示。

由于PAL器件中只有與陣列是可以編程的,因此PAL器件的速度快于PLA器件。但是,由于PAL器件中輸入或陣列的與項(xiàng)(乘積項(xiàng))是固定的,因此PAL器件在邏輯功能上

存在一定的局限。圖6-9未編程的PAL器件的結(jié)構(gòu)

6.3復(fù)雜可編程邏輯器件(CPLD)

為了進(jìn)一步提高SPLD器件的速度、性能和集成度,20世紀(jì)70年代末,80年代初,出現(xiàn)了復(fù)雜可編程邏輯器件。PAL器件的發(fā)明者,MMI公司(MonolithicMemoriesInc)

推出了一款稱為MegaPAL的CPLD器件,其中集成了四個(gè)標(biāo)準(zhǔn)的PAL模塊。MegaPAL的缺點(diǎn)是功耗太大。1984年,Altera公司推出了新一代的集成了CMOS和EPROM工藝

的CPLD器件。CMOS工藝的運(yùn)用有利于提高芯片的集成度,并大量降低功耗;而利用EPROM單元來(lái)進(jìn)行編程,可以極大地方便系統(tǒng)的原型設(shè)計(jì)和產(chǎn)品開(kāi)發(fā)。

雖然各家公司生產(chǎn)的CPLD器件存在一定的差異,但CPLD器件的基本結(jié)構(gòu)相同,如圖610所示。CPLD器件中包含多個(gè)SPLD模塊,這些SPLD模塊之間通過(guò)可編程的互

連矩陣連接起來(lái)。在對(duì)CPLD器件編程時(shí),不但需要對(duì)其中的每一個(gè)SPLD模塊進(jìn)行編程,而且SPLD模塊之間的互連線也需要通過(guò)可編程互連陣列進(jìn)行編程。不同生產(chǎn)廠家,

不同產(chǎn)品系列的CPLD器件中所采用的可編程開(kāi)關(guān)存在著差異,可編程開(kāi)關(guān)可以利用EPROM、E2

PROM、FLASH和SRAM單元來(lái)實(shí)現(xiàn)。圖6-10CPLD器件的基本結(jié)構(gòu)

CPLD器件通常可以實(shí)現(xiàn)數(shù)千至上萬(wàn)個(gè)等效邏輯門,同時(shí)CPLD器件的集成度、速度和體系結(jié)構(gòu)復(fù)雜度也在不斷地提高。典型的CPLD器件的特征參數(shù)如表6-1所示。

6.4現(xiàn)場(chǎng)可編程邏輯器件(FPGA)

在20世紀(jì)80年代初,可編程器件和ASIC芯片之間存在較大的集成度和性能的差距。SPLD器件和CPLD器件具有很高的可編程性,它們的設(shè)計(jì)和修改時(shí)間都很短,但這些器件的集成度都較低,無(wú)法實(shí)現(xiàn)更加復(fù)雜的功能。與此相反,ASIC芯片實(shí)現(xiàn)了極高的集成度和復(fù)雜的功能,但ASIC芯片的價(jià)格十分昂貴,其設(shè)計(jì)與生產(chǎn)周期也很長(zhǎng)。ASIC芯片一旦在硅片上實(shí)現(xiàn),就是不可改變的。

為了彌補(bǔ)可編程器件和ASIC芯片之間的差距,Xilinx公司于1984年推出了一種新型的可編程邏輯器件,它被稱為現(xiàn)場(chǎng)可編程邏輯陣列,即FPGA器件(FieldProgrammable

GateArrays)。FPGA器件和SPLD、CPLD器件的關(guān)系如圖6-11所示。圖6-11FPGA器件和SPLD、CPLD器件的對(duì)比

FPGA器件的基本結(jié)構(gòu)如圖6-12所示。對(duì)于FPGA結(jié)構(gòu)的一種形象化的描述是:大量的可編程邏輯功能模塊的“小島”,被可編程的、互連的“海洋”所包圍。圖6-12FPGA器件的基本結(jié)構(gòu)

6.4.1FPGA器件和CPLD器件的對(duì)比

從圖6-11可知,高集成度的CPLD器件可以等價(jià)地實(shí)現(xiàn)較小規(guī)模的FPGA器件的功能。設(shè)計(jì)人員的當(dāng)前設(shè)計(jì)如果是用CPLD器件來(lái)實(shí)現(xiàn)的,則當(dāng)該設(shè)計(jì)在未來(lái)進(jìn)行較大規(guī)模

的擴(kuò)展時(shí),可以考慮用FPGA器件來(lái)代替當(dāng)前所采用的CPLD器件。

從CPLD器件發(fā)展到FPGA器件,并不僅僅是規(guī)模和集成度的進(jìn)一步提升,FPGA器件的體系結(jié)構(gòu)遠(yuǎn)遠(yuǎn)復(fù)雜于CPLD器件,它們的對(duì)比如圖6-13所示。從圖中可以看出,

CPLD器件更適合于實(shí)現(xiàn)具有更多的組合電路,而寄存器數(shù)目受限的簡(jiǎn)單設(shè)計(jì),同時(shí),CPLD器件的連線延遲是可以準(zhǔn)確地預(yù)估的,它的輸入/輸出引腳數(shù)目較少;FPGA器件更適合于實(shí)現(xiàn)規(guī)模更大,寄存器更加密集的針對(duì)數(shù)據(jù)路徑處理的復(fù)雜設(shè)計(jì),FPGA器件具有更加靈活的布線策略,更多的輸入/輸出引腳數(shù)目。圖6-13CPLD器件和FPGA器件的體系結(jié)構(gòu)比較

在集成度不高的設(shè)計(jì)中,CPLD器件往往以價(jià)格優(yōu)勢(shì)取勝,而在更高集成度的設(shè)計(jì)中,FPGA器件則以較低的總體邏輯開(kāi)銷取勝。

6.4.2FPGA器件的特征

典型的FPGA器件的特征參數(shù)如表6-2所示。隨著半導(dǎo)體工藝技術(shù)的不斷發(fā)展和商業(yè)競(jìng)爭(zhēng)的日趨激烈,FPGA器件的集成度、復(fù)雜度、速度和I/O引腳數(shù)目也在不斷提高,

同時(shí),FPGA器件的體系架構(gòu)也在不斷發(fā)展,容量更大的嵌入式RAM模塊、嵌入式處理器硬核和軟核、專用硬件乘法器、高速通信模塊等功能模塊被集成到FPGA器件中。結(jié)合先進(jìn)的EDA設(shè)計(jì)工具,這些新型FPGA器件可以支持設(shè)計(jì)者在很短的時(shí)間內(nèi)完成復(fù)雜的設(shè)計(jì)。

FPGA器件必須在設(shè)計(jì)流程的某個(gè)節(jié)點(diǎn)上進(jìn)行編程,以定義特定器件的具體功能。為此,FPGA器件可分為支持多次編程和一次編程(OTP,OneTimeProgrammable)兩大

類。FPGA器件的編程技術(shù)包括SRAM、反熔絲、EPROM和E2PROM四種,它們的特點(diǎn)

如下:

(1)基于SRAM的編程技術(shù)。在系統(tǒng)上電期間,通過(guò)外部的器件(通常是非易失性存儲(chǔ)器或微處理器)進(jìn)行編程。它支持多次編程,且編程信息是易失性的(即器件斷電后,編程信息丟失),器件可以在系統(tǒng)中進(jìn)行在線式的多次編程。

(2)基于反熔絲的編程技術(shù)。FPGA器件的編程是通過(guò)將器件內(nèi)部的熔絲有選擇地進(jìn)行燒斷來(lái)實(shí)現(xiàn)特定功能的。這種編程是非易失性的,且編程完成后是不可以改變的。

(3)基于EPROM的編程技術(shù)。編程方式類似于EPROM器件的編程,編程是非易失性的,必須將FPGA器件從系統(tǒng)中取出才可以編程。

(4)基于E2PROM的編程技術(shù)。編程方式類似于E

2PROM器件的編程,編程是非易失性的,進(jìn)行編程和多次編程時(shí),都必須從系統(tǒng)中取出FPGA器件才可以。

基于SRAM技術(shù)的FPGA器件可以實(shí)現(xiàn)在系統(tǒng)內(nèi)部的在線動(dòng)態(tài)編程,這對(duì)系統(tǒng)的快速原型設(shè)計(jì)和開(kāi)發(fā)帶來(lái)了極大的便利。由于在原型系統(tǒng)設(shè)計(jì)和開(kāi)發(fā)中,往往需要對(duì)FPGA器件的功能進(jìn)行多次修改,因此基于SRAM技術(shù)的FPGA器件是原型系統(tǒng)設(shè)計(jì)和開(kāi)發(fā)中的最佳選擇。主流FPGA生產(chǎn)廠家所采用的編程技術(shù)如表6-3所示。

6.4.3基于SRAM技術(shù)的FPGA結(jié)構(gòu)特點(diǎn)

FPGA器件的基本結(jié)構(gòu)如圖6-14所示。在芯片的中央是邏輯模塊的陣列,這些邏輯模塊之間通過(guò)可編程的互連布線矩陣相連接。在芯片的四邊上是一個(gè)由I/O單元組成的

環(huán),I/O單元可以通過(guò)編程來(lái)支持不同的接口標(biāo)準(zhǔn)。FPGA這種靈活的結(jié)構(gòu)可以支持和覆蓋范圍極為廣大的同步時(shí)序電路和組合電路的編程和實(shí)現(xiàn)。圖6-14FPGA器件的基本結(jié)構(gòu)

如上所述,FPGA器件的特點(diǎn)是包含大量的可編程結(jié)構(gòu)。組成FPGA的基本要素包括:

?邏輯單元

?布線矩陣和全局信號(hào)

?I/O單元

?時(shí)鐘網(wǎng)絡(luò)

?多路選擇器

?存儲(chǔ)器

1.FPGA的邏輯單元

邏輯單元(LC,LogicCell)是FPGA器件中最底層的邏輯功能模塊,雖然不同的FPGA廠家或同一廠家不同產(chǎn)品系列中的邏輯單元的結(jié)構(gòu)都存在差異,但其基本結(jié)構(gòu)是類似的。典型的邏輯單元的結(jié)構(gòu)如圖6-15所示。邏輯單元中通常包含一個(gè)至多個(gè)N輸入的查找表(LUT,Look-UpTable)、觸發(fā)器、信號(hào)布線選擇器、控制信號(hào)和進(jìn)位邏輯。

每一個(gè)查找表可以實(shí)現(xiàn)N輸入或低于N輸入的任意布爾邏輯函數(shù)。邏輯單元中的查找表的大小以及它們之間的相互關(guān)系將直接影響到最終設(shè)計(jì)的資源利用效率和實(shí)現(xiàn)。熟練

掌握邏輯單元的細(xì)節(jié)是實(shí)現(xiàn)最優(yōu)FPGA設(shè)計(jì)的重要手段。當(dāng)前常用的典型查找表采用的是四輸入結(jié)構(gòu)。圖6-15典型邏輯單元的結(jié)構(gòu)

查找表實(shí)際上是采用多個(gè)存儲(chǔ)器單元來(lái)實(shí)現(xiàn)的,例如,四輸入查找表中包含16個(gè)一位的RAM單元。因此,無(wú)論查找表實(shí)現(xiàn)什么樣的布爾邏輯函數(shù),查找表的計(jì)算延遲都是相

同的。當(dāng)然,也可以利用查找表實(shí)現(xiàn)存儲(chǔ)電路,如先進(jìn)先出的隊(duì)列FIFO(FirstInFirstOut)等。

利用查找表來(lái)實(shí)現(xiàn)一個(gè)組合電路的例子如圖6-16所示。圖6-16用查找表實(shí)現(xiàn)一個(gè)組合電路

如圖6-15所示,查找表的輸出可以直接作為邏輯單元的輸出,也可以通過(guò)D觸發(fā)器緩存后輸出。邏輯單元中的D觸發(fā)器可以有多種配置,如支持時(shí)鐘使能、異步清零、異步

復(fù)位等功能。

為了支持更高層次的邏輯功能的實(shí)現(xiàn),FPGA廠家可以將多個(gè)基本邏輯單元組合在一起,形成一個(gè)大的邏輯結(jié)構(gòu)。不同的FPGA廠家或同一廠家的不同產(chǎn)品系列利用基本邏輯單元構(gòu)成的邏輯結(jié)構(gòu)的大小、功能、特點(diǎn)都存在差異,這些大的邏輯結(jié)構(gòu)也有不同的命名,如可配置邏輯模塊(CLB,ConfigurableLogicBlock)、邏輯陣列模塊(LAB,LogicArray

Block)、宏邏輯陣列模塊(megaLAB)等。以Xilinx公司的命名規(guī)則為例,如圖6-17所示,包含三個(gè)層次,最小的組成單位是邏輯單元,兩個(gè)邏輯單元組成一個(gè)位片(Slice),四個(gè)位

片構(gòu)成一個(gè)可配置邏輯模塊。

采取這種層次化構(gòu)造方法的一個(gè)主要原因,是因?yàn)镕PGA器件中的連線延遲大于器件延遲,邏輯單元內(nèi)部的連線是最緊湊的布線,位片內(nèi)的布線延遲小于位片間的布線延遲,可配置邏輯模塊內(nèi)部的布線延遲小于可配置邏輯模塊之間的布線延遲。圖6-17由多個(gè)基本邏輯單元組成的大的邏輯模塊

2.FPGA中的布線矩陣和全局信號(hào)

FPGA器件中的基本布線單元是水平和垂直方向上的布線通道和可編程布線開(kāi)關(guān)。不同F(xiàn)PGA廠家或不同F(xiàn)PGA器件產(chǎn)品系列中的布線通道數(shù)是不同的。水平和垂直方向上

的布線通道的功能是為布線開(kāi)關(guān)提供一種互連機(jī)制。布線開(kāi)關(guān)可以編程,提供180°和90°布線通路。布線開(kāi)關(guān)被安排在由基本邏輯單元構(gòu)成的可配置邏輯模塊所形成的每一行、每一列的中間。布線開(kāi)關(guān)通過(guò)互連線段與可配置邏輯模塊的輸入/輸出相連。一種典型的布線矩陣結(jié)構(gòu)如圖6-18所示。圖6-18一種典型的布線矩陣結(jié)構(gòu)

設(shè)計(jì)約束條件對(duì)布線通路的選擇會(huì)產(chǎn)生重要的影響,并直接影響整個(gè)電路的時(shí)序參數(shù)。加法器進(jìn)位鏈結(jié)構(gòu)也對(duì)布線開(kāi)關(guān)和CLB邏輯模塊之間的連接產(chǎn)生直接的影響。針對(duì)

FPGA器件的特定結(jié)構(gòu),進(jìn)位鏈的方向既可以是水平的,也可以是垂直的。

圖6-19所示實(shí)現(xiàn)了一種進(jìn)位鏈結(jié)構(gòu)。圖6-19進(jìn)位鏈結(jié)構(gòu)與布線

除了規(guī)則的布線矩陣設(shè)計(jì),絕大多數(shù)FPGA廠家還提供全局布線資源。全局布線資源的數(shù)量通常都是有限的,主要用于實(shí)現(xiàn)高性能和高負(fù)載的信號(hào)連線,例如時(shí)鐘信號(hào)線和控

制信號(hào)線。

3.FPGA中的I/O單元

環(huán)繞在邏輯模塊CLB陣列外圍四邊上的I/O單元環(huán),其作用是實(shí)現(xiàn)FPGA器件與系統(tǒng)中其他芯片之間的接口和互連。I/O單元數(shù)與FPGA內(nèi)部邏輯門數(shù)之間的比例是表征FPGA器件的一個(gè)重要參數(shù),高的邏輯門數(shù)與I/O單元數(shù)比例表明該FPGA器件是以邏輯門為中心的設(shè)計(jì),高的I/O單元數(shù)與邏輯門數(shù)比例表明該FPGA器件是以I/O為中心

的設(shè)計(jì)。FPGA器件中I/O單元環(huán)的結(jié)構(gòu)如圖6-20所示。其中,I/O單元環(huán)上的I/O單元被組合為八個(gè)塊,每個(gè)塊中I/O單元的功能、參數(shù)和所支持的I/O協(xié)議標(biāo)準(zhǔn)均可以獨(dú)立

地進(jìn)行配置。圖6-20FPGA器件中I/O單元環(huán)的結(jié)構(gòu)

一種簡(jiǎn)單的I/O單元的結(jié)構(gòu)如圖6-21所示,它包含輸入/輸出觸發(fā)器、控制信號(hào)、多路選擇器和時(shí)鐘信號(hào)。I/O單元的輸入/輸出信號(hào)既可以通過(guò)觸發(fā)器緩存,也可以不緩存。

I/O單元的輸出電路部分可以支持三態(tài)電路輸出。由于CMOS電路在不定狀態(tài)下會(huì)產(chǎn)生功耗,因此FPGA器件上不用的輸入引腳不可浮空,否則會(huì)產(chǎn)生額外的功耗。一種解決方案是將不用的引腳配置為輸出引腳。

為了實(shí)現(xiàn)與不同種類的邏輯電路器件的互連,FPGA中的I/O單元必須支持多種I/O接口標(biāo)準(zhǔn),這是通過(guò)I/O單元的配置來(lái)實(shí)現(xiàn)的。I/O單元所支持的配置內(nèi)容包括:

?輸出信號(hào)的上拉或下拉

?I/O引腳的未使用狀態(tài)

?I/O信號(hào)的偏斜律

?I/O單元的驅(qū)動(dòng)能力

?所支持的I/O標(biāo)準(zhǔn)

?阻抗特性圖6-21一種簡(jiǎn)單的I/O單元的結(jié)構(gòu)

4.FPGA中的時(shí)鐘策略

FPGA中的時(shí)鐘策略包含布線策略和參數(shù)控制兩部分。FPGA中的時(shí)鐘布線是通過(guò)占用全局布線資源來(lái)進(jìn)行的,時(shí)鐘布線形成的網(wǎng)絡(luò)通常稱為時(shí)鐘網(wǎng)絡(luò)。

Xilinx公司的Spartan3系列芯片的時(shí)鐘布線策略如圖6-22所示,該布線策略分為系統(tǒng)布線和局部布線兩個(gè)層次。

系統(tǒng)(時(shí)鐘)布線往往開(kāi)始于FPGA器件的中間,然后對(duì)稱地分枝擴(kuò)散到各個(gè)局部模塊。對(duì)局部模塊內(nèi)部的時(shí)鐘布線就是局部布線,對(duì)局部模塊內(nèi)部的時(shí)鐘布線也相應(yīng)地采取對(duì)稱型的分枝擴(kuò)散形式來(lái)進(jìn)行。圖6-22Xilinx公司的Spartan3系列芯片的時(shí)鐘布線策略

時(shí)鐘布線策略的核心是保證時(shí)鐘網(wǎng)絡(luò)的末端,即連接到每一個(gè)觸發(fā)器上的時(shí)鐘信號(hào)之間的延遲差異是最小的。

FPGA中的時(shí)鐘參數(shù)控制是通過(guò)時(shí)鐘管理模塊來(lái)完成的。時(shí)鐘管理模塊負(fù)責(zé)管理、調(diào)整FPGA片內(nèi)局部和系統(tǒng)時(shí)鐘的基本參數(shù)。時(shí)鐘模塊對(duì)時(shí)鐘信號(hào)進(jìn)行調(diào)制,主要是基于鎖

相環(huán)(PLL,Phase-LockedLoop)和延遲鎖相環(huán)(DLL,DelayLockLoop)技術(shù)的。時(shí)鐘管理模塊的功能如圖6-23所示,根據(jù)從FPGA芯片外輸入的外部時(shí)鐘信號(hào),時(shí)鐘管理模塊生成具有不同性能參數(shù)的時(shí)鐘信號(hào),這些時(shí)鐘信號(hào)通過(guò)時(shí)鐘網(wǎng)絡(luò)來(lái)進(jìn)行傳播。圖6-23時(shí)鐘管理模塊的功能

時(shí)鐘管理模塊的功能包括抖動(dòng)信號(hào)消除、頻率綜合、相移和自動(dòng)偏斜校正四方面。其中，抖動(dòng)信號(hào)消除功能是針對(duì)外部輸入FPGA器件的時(shí)鐘信號(hào)而言的。該信號(hào)的上升沿和下降沿與理想的時(shí)鐘信號(hào)的上升沿和下降沿相比，存在著超前或落后的情況,這種情況被稱為時(shí)鐘信號(hào)的抖動(dòng)，如圖6-24所示。經(jīng)過(guò)時(shí)鐘管理模塊處理后的時(shí)鐘信號(hào)的邊沿將與理想信號(hào)的邊沿對(duì)齊。圖6-24輸入時(shí)鐘信號(hào)的抖動(dòng)

時(shí)鐘管理模塊的頻率綜合功能是指時(shí)鐘管理模塊可以針對(duì)時(shí)鐘輸入信號(hào),產(chǎn)生頻率為原時(shí)鐘輸入信號(hào)頻率乘以或除以某一整數(shù)的新的時(shí)鐘信號(hào),以滿足設(shè)計(jì)的特定頻率需要。

頻率綜合的示意圖如圖6-25所示。

時(shí)鐘管理模塊的相移功能是指時(shí)鐘管理模塊可以針對(duì)時(shí)鐘輸入信號(hào),產(chǎn)生相位延遲于原時(shí)鐘輸入信號(hào)一定值的新的時(shí)鐘信號(hào)。例如,針對(duì)輸入時(shí)鐘信號(hào),可以生成常用的延遲

0°、120°和240°的三相時(shí)鐘,或延遲0°、90°、180°和270°的四相時(shí)鐘。產(chǎn)生四相時(shí)鐘的頻率綜合的示意圖如圖6-26