電工與電子技術(shù)課件：數(shù)字電路基礎(chǔ)

數(shù)字電路基礎(chǔ)9.1邏輯門電路9.2組合邏輯電路9.3觸發(fā)器9.4時(shí)序邏輯電路9.1邏輯門電路

9.1.1數(shù)字邏輯基礎(chǔ)

1.模擬信號和數(shù)字信號

電子電路中的信號可以分為兩大類：模擬信號和數(shù)字信號。模擬信號——時(shí)間連續(xù)、數(shù)值也連續(xù)的信號。數(shù)字信號——時(shí)間上和數(shù)值上均是離散的信號。如電子表的秒信號、生產(chǎn)流水線上記錄零件個(gè)數(shù)的計(jì)數(shù)信號等。這些信號的變化發(fā)生在一系列離散的瞬間，其值也是離散的。數(shù)字信號只有兩個(gè)離散值，常用數(shù)字0和1來表示。注意，這里的0和1沒有大小之分，只代表兩種對立的狀態(tài)，稱為邏輯0和邏輯1，也稱為二值數(shù)字邏輯。數(shù)字信號在電路中往往表現(xiàn)為突變的電壓或電流，如圖9.1所示。圖9.1典型的數(shù)字信號該信號有兩個(gè)特點(diǎn)：

（1）信號只有兩個(gè)電壓值，5V和0V。我們可以用

5V來表示邏輯1，用0V來表示邏輯0；當(dāng)然也可以用0V來表示邏輯1，用5V來表示邏輯0。因此這兩個(gè)電壓值又常被稱為邏輯電平。5V為高電平，0V為低電平。（2）信號從高電平變?yōu)榈碗娖?，或者從低電平變?yōu)楦唠娖绞且粋€(gè)突然變化的過程，這種信號又稱為脈沖信號。

2.數(shù)制與編碼

1）數(shù)制

（1）十進(jìn)制：基本數(shù)碼0、1、2、3、…、9，權(quán)為10i，任意十進(jìn)制數(shù)用(R)10或十進(jìn)制數(shù)后加英文字母D表示。十進(jìn)制的任意數(shù)可以按權(quán)展開為

R=an·10n+an－1·10n－1+…+a1·101+a0·100

+a－1·10－1+a－2·10－2+…+a－m·10－m（2）二進(jìn)制：基本數(shù)碼0、1，權(quán)為2i，任意二進(jìn)制數(shù)用(R)2或二進(jìn)制數(shù)后加英文字母B表示。二進(jìn)制的任意數(shù)其按權(quán)展開式為

R=an·2n+an－1·2n－1+…+a1·21+a0·20+a－1·2－1

+a－2·2－2+…+a－m·2－m

在數(shù)字系統(tǒng)中，除了常用的二進(jìn)制數(shù)制外，還用到八進(jìn)制、十六進(jìn)制等。其與十進(jìn)制之間的關(guān)系如表9.1所示。

2）不同數(shù)制之間的相互轉(zhuǎn)換

（1）二進(jìn)制轉(zhuǎn)換成十進(jìn)制。

例9.1將二進(jìn)制數(shù)10011.101轉(zhuǎn)換成十進(jìn)制數(shù)。

解將每一位二進(jìn)制數(shù)乘以位權(quán)，然后相加，可得

(10011.101)B＝1×24＋0×23＋0×22＋1×21＋1×20

＋1×2－1＋0×2－2＋1×2－3

＝（19.625）D例9.2將十進(jìn)制數(shù)23轉(zhuǎn)換成二進(jìn)制數(shù)。

解根據(jù)“除2取余”法的原理，按如下步驟轉(zhuǎn)換：則（3）二進(jìn)制轉(zhuǎn)換成十六進(jìn)制。

由于十六進(jìn)制基數(shù)為16，而16＝24，因此，4位二進(jìn)制數(shù)就相當(dāng)于1位十六進(jìn)制數(shù)。故可用“4位分組”法將二進(jìn)制數(shù)化為十六進(jìn)制數(shù)。例9.3將二進(jìn)制數(shù)1001101.100111轉(zhuǎn)換成十六進(jìn)制數(shù)。

解（1001101.100111)B＝（01001101.10011100)B

＝（4D.9C)H

同理，若將二進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)，可將二進(jìn)制數(shù)分為3位一組，再將每組的3位二進(jìn)制數(shù)轉(zhuǎn)換成一位八進(jìn)制即可。（4）十六進(jìn)制轉(zhuǎn)換成二進(jìn)制。

由于每位十六進(jìn)制數(shù)對應(yīng)于4位二進(jìn)制數(shù)，因此，十六進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)，只要將每一位變成4位二進(jìn)制數(shù)，按位的高低依次排列即可。

例9.4將十六進(jìn)制數(shù)6E.3A5轉(zhuǎn)換成二進(jìn)制數(shù)。

解(6E.3A5)H＝(1101110．001110100101)B

同理，若將八進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)，只需將每一位變成3位二進(jìn)制數(shù)按位的高低依次排列即可。（5）十六進(jìn)制轉(zhuǎn)換成十進(jìn)制。

可由“按權(quán)相加”法將十六進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)。

例9.5將十六進(jìn)制數(shù)7A.58轉(zhuǎn)換成十進(jìn)制數(shù)。

解(7A.58)H＝7×161＋10×160＋5×16－1＋8×16—2

＝112＋10＋0.3125＋0.03125

＝(122.34375)D

3）BCD碼

由于數(shù)字系統(tǒng)是以二值數(shù)字邏輯為基礎(chǔ)的，因此數(shù)字系統(tǒng)中的信息（包括數(shù)值、文字、控制命令等）都是用一定位數(shù)的二進(jìn)制碼表示的，這個(gè)二進(jìn)制碼稱為編碼。

二進(jìn)制編碼方式有多種，二-十進(jìn)制碼，又稱BCD碼，是其中一種常用的碼。BCD碼——用二進(jìn)制代碼來表示十進(jìn)制的0～9十個(gè)數(shù)。要用二進(jìn)制代碼來表示十進(jìn)制的0～9十個(gè)數(shù)，至少要用4位二進(jìn)制數(shù)。4位二進(jìn)制數(shù)有16種組合，可從這16種組合中選擇10種組合分別來表示十進(jìn)制的0～9十個(gè)數(shù)。選哪10種組

合，有多種方案，這就形成了不同的BCD碼。具有一定規(guī)

律的常用的BCD碼見表9.2。

3.邏輯代數(shù)基礎(chǔ)知識

1）邏輯代數(shù)的基本概念

邏輯代數(shù)又稱布爾代數(shù)，是按一定邏輯規(guī)律進(jìn)行運(yùn)算的代數(shù)，它和普通代數(shù)一樣有自變量和因變量。雖然自變量可用字母A，B，C，…來表示，但是只有兩種取值，即0和1。這里的0和1不代表數(shù)量的大小，而是表示兩種對立的邏輯狀態(tài)。例如：用1和0表示事物的真與假、電位的高與低、脈沖的有與無、開關(guān)的閉合與斷開等。這種僅有兩個(gè)取值的自變量具有二值性，稱為邏輯變量。普通代數(shù)中的函數(shù)是“隨著自變量變化而變化的因變量”。同理，邏輯函數(shù)就是邏輯代數(shù)的因變量，它也只有0和1兩種取值。如果邏輯變量A，B，C，…的取值確定之后，邏輯函數(shù)Y的值也被唯一確定，那么，我們稱Y是A，B，C，…的邏輯函數(shù)，寫為

Y=F（A，B，C，…）邏輯代數(shù)中的“與”、“或”、“非”三種基本運(yùn)算反映了這種關(guān)系，對應(yīng)的門電路有“與”門、“或”門、“非”門。門電路是一種具有多個(gè)輸入端和一個(gè)輸出端的開關(guān)電路，稱為邏

輯門電路。門電路是數(shù)字電路的基本單元。（1）與運(yùn)算。

只有當(dāng)決定一件事情的條件全部具備之后，這件事情才會發(fā)生。我們把這種因果關(guān)系稱為與邏輯。與邏輯模型電路如圖9.2（a）所示，A、Ｂ是兩個(gè)串聯(lián)開關(guān)，Y是燈，用開關(guān)控制燈亮和滅的關(guān)系如表9.2（b）所示。如果用二值邏輯0和1來表示，并設(shè)1表示開關(guān)閉合或燈亮；0表示開關(guān)不閉合或燈不亮，則得到如圖9.2（c）所示的表格，稱為邏輯真值表。其邏輯符號如圖9.2（d）所示。在數(shù)字電路中能實(shí)現(xiàn)與運(yùn)算的電路稱為與門電路。

與運(yùn)算可以推廣到多變量：Y=A·B·C…。圖9.2與邏輯運(yùn)算（a）電路圖；（b）真值表；（c）邏輯真值表；（d）邏輯符號（2）或運(yùn)算。

或運(yùn)算——當(dāng)決定一件事情的幾個(gè)條件中，只要有一個(gè)或一個(gè)以上條件具備，這件事情就會發(fā)生。我們把這種因果關(guān)系稱為或邏輯?；蜻壿嬆Ｐ碗娐啡鐖D9.3(a)所示?；蜻壿嬯P(guān)系如圖9.3(b)所示，真值表如圖9.3(c)所示?；蜻\(yùn)算也稱“邏輯加”。或運(yùn)算的邏輯表達(dá)式為

Y=A+B

或邏輯運(yùn)算的規(guī)律為：有１得１，全０得０。其邏輯符號如圖9.3(d)所示?；蜻\(yùn)算也可以推廣到多變量：Y=A+B+C+…。圖9.3或邏輯運(yùn)算(a)電路圖；(b)真值表；(c)邏輯真值表；(d)邏輯符號（3）非運(yùn)算。

非運(yùn)算——某事情發(fā)生與否，僅取決于一個(gè)條件，而且是對該條件的否定，即條件具備時(shí)事情不發(fā)生；條件不具備時(shí)事情才發(fā)生。

例如圖9.4（a）所示的電路，當(dāng)開關(guān)A閉合時(shí)，燈不亮；而當(dāng)A不閉合時(shí)，燈亮。其真值表如圖9.4（b）所示，邏輯真值表如圖9.4（c）所示。若用邏輯表達(dá)式來描述，則可寫為：Y=A。在數(shù)字電路中實(shí)現(xiàn)非運(yùn)算的電路稱為非門電路，其邏輯符號如圖9.4（d）所示。圖9.4非邏輯運(yùn)算（a）電路圖；（b）真值表；（c）邏輯真值表；（d）邏輯符號（1）與非。

與非是由與運(yùn)算和非運(yùn)算組合而成的，如圖9.5所示。圖9.5與非邏輯運(yùn)算（a）邏輯真值表；（b）邏輯符號（2）或非。

或非是由或運(yùn)算和非運(yùn)算組合而成的，如圖9.6所示。圖9.6或非邏輯運(yùn)算（a）邏輯真值表；（b）邏輯符號（3）與或非。

把兩個(gè)與門、一個(gè)或門和一個(gè)非門組合在一起，就構(gòu)成了一個(gè)基本的與或非門，可實(shí)現(xiàn)簡單的與或非邏輯運(yùn)算。其邏輯符號如圖9.7所示。與或非門的邏輯表達(dá)式為

Y=AB+CD圖9.7TTL與或非門符號（4）異或。

異或是一種二變量邏輯運(yùn)算，當(dāng)兩個(gè)變量取值相同時(shí)，邏輯函數(shù)值為0；當(dāng)兩個(gè)變量取值不同時(shí)，邏輯函數(shù)值為1。異或的邏輯真值表和相應(yīng)邏輯門的符號如圖9.8所示。圖9.8異或邏輯運(yùn)算（a）邏輯真值表；（b）邏輯符號

2）邏輯代數(shù)

邏輯代數(shù)和普通代數(shù)一樣，有一套完整的運(yùn)算規(guī)則，包括公理、定理和定律，用它們對邏輯函數(shù)式進(jìn)行處理，可以完成對電路的化簡、變換、分析與設(shè)計(jì)。

（1）邏輯代數(shù)的基本定律。

邏輯代數(shù)包括9個(gè)定律，其中有的定律與普通代數(shù)相似，有的定律與普通代數(shù)不同，使用時(shí)切勿混淆。（2）邏輯函數(shù)式的常見形式。

一個(gè)邏輯函數(shù)的表達(dá)式不是唯一的，可以有多種形式，各種形式之間可以使用邏輯代數(shù)的基本定律互相轉(zhuǎn)換。常見的邏輯式主要有5種形式，例如：9.1.2集成邏輯門電路

1.TTL與非門的基本結(jié)構(gòu)及工作原理

1）TTL與非門的基本結(jié)構(gòu)

邏輯門的輸入級和輸出級都是由晶體管構(gòu)成的，并實(shí)現(xiàn)與非功能，所以稱為晶體管-晶體管邏輯與非門，簡稱TTL與非門。圖9.9是典型TTL與非門電路，它由三部分組成：輸入級由多發(fā)射極管V1和電阻R1組成，完成與邏輯功能；中間級由V2、R2、R3組成，其作用是將輸入級送來的信號分成兩個(gè)相位相反的信號來驅(qū)動(dòng)V3和V5管；輸出級由V3、V4、V5、R4和R5組成，其中V5為反相管，V3、V4組成的復(fù)合管是V5的有源負(fù)載，完成邏輯上的“非”。圖9.9TTL與非門電路

2）TTL與非門工作原理

（1）當(dāng)輸入端有低電平時(shí)（UiL=0.3V）。

在圖9.9所示電路中，假如輸入信號A為低電平，即UA=0.3V，UB=UC=3.6V（A=0，B=C=1），則對應(yīng)于

A端的V1管的發(fā)射結(jié)導(dǎo)通，V1管基極電壓UB1被鉗位在UB1=UA+UbeA=0.3+0.7=1V。該電壓不足以使V1管集電結(jié)、V2及V5管導(dǎo)通，所以V2

及V5管截止。由于V2管截止，UC2約為5V。此時(shí)，輸出電壓Uo=UoH≈UC2－Ube3－Ube4=5－0.7－0.7=3.6V，即輸入有低電平時(shí)，輸出為高電平。（2）當(dāng)輸入端全為高電平時(shí)(UiH=3.6V)。

假如，輸入信號A=B=C=1，即UA=UB=UC=3.6V，V1管的基極電位升高，使V2及V5管導(dǎo)通，這時(shí)V1管的基極電壓鉗位在Ub1=Ubc1+Ube2+Ube5=0.7+0.7+0.7=2.1V。于是V1的三個(gè)發(fā)射結(jié)均反偏截止，電源UCC經(jīng)過R1、V1的集電結(jié)向V2、V5提供基流，使V2、V5管飽和，輸出電壓

Uo為Uo=UoL=UCES5=0.3V，故輸入全為高電平時(shí)，輸出為低

電平。

2．TTL與非門的電壓傳輸特性及主要參數(shù)

1）電壓傳輸特性曲線

與非門的電壓傳輸特性曲線是指與非門的輸出電壓與輸入電壓之間的對應(yīng)關(guān)系曲線，即Uo=f（Ui），它反映了電路的靜態(tài)特性。圖9.10為電壓傳輸特性的測試電路，圖9.11所示電壓傳輸特性曲線，可分成下列四段：圖9.10傳輸特性的測試方法圖9.11TTL與非門的電壓傳輸特性（1）AB段。輸入電壓Ui≤0.6V時(shí)，V1工作在深度飽和狀態(tài)，UCES1＜0.1V，UB2＜0.7V，故V2、V5截止，V3、V4導(dǎo)

通，UO≈3.6V為高電平。與非門處于截止?fàn)顟B(tài)，所以把AB段稱為截止區(qū)。（2）BC段。輸入電壓0.6V＜Ui＜1.3V時(shí)，0.7V≤

UB2＜1.4V，V2開始導(dǎo)通，V5仍未導(dǎo)通，V3、V4處于射極輸出狀態(tài)。隨Ui的增加，UB2增加，

UC2下降，并通過V3、V4使UO也下降。因?yàn)閁O基本上隨Ui的增加而線性減小，故把BC段稱為線性區(qū)。（3）CD段。輸入電壓1.3V＜Ui＜1.4V時(shí)，V5開始導(dǎo)通，并隨Ui的增加趨于飽和，使輸出UO為低電平,所以把CD段稱為轉(zhuǎn)折區(qū)或過渡區(qū)。

（4）DE段。當(dāng)Ui≥1.4V時(shí)，V2、V5飽和，V4截止，輸出為低電平，與非門處于飽和狀態(tài)，所以把DE段稱為飽和區(qū)。

2）幾個(gè)重要參數(shù)

從圖9.11TTL與非門的電壓傳輸特性曲線上，我們可以定義幾個(gè)重要的電路指標(biāo)。

（1）輸出高電平電壓UOH：UOH的理論值為3.6V，規(guī)定輸出高電壓的最小值UOH（min）=2.4V，即大于2.4V的輸出電壓就可稱為輸出高電壓UOH。圖9.11TTL與非門的電壓傳輸特性（2）輸出低電平電壓UOL：UOL的理論值為0.3V，產(chǎn)品規(guī)定輸出低電壓的最大值UOL（max）=0.4V，即小于0.4V的輸出電壓就可稱為輸出低電壓UOL。

由上述規(guī)定可以看出，TTL門電路的輸出高低電壓都不是一個(gè)值，而是一個(gè)范圍。（3）關(guān)門電平電壓UOFF：輸出電壓下降到UOH（min）

時(shí)對應(yīng)的輸入電壓。顯然只要Ui＜UOFF，Uo就是高電壓，所以UOFF就是輸入低電壓的最大值，在產(chǎn)品手冊中常稱為輸入低電平電壓，用UIL（max）表示。從電壓傳輸特性曲線上看

UIL（max）（UOFF）≈1.3V，產(chǎn)品規(guī)定UIL（max）=0.8V。（4）開門電平電壓UON：輸出電壓下降到UOL（max）

時(shí)對應(yīng)的輸入電壓。顯然只要Ui＞UON，

Uo就是低電壓，所以UON就是輸入高電壓的最小值，在產(chǎn)品手冊中常稱為輸入高電平電壓，用UIH（min）表示。從電壓傳輸特性曲線上看

UIH（min）（UON）略大于1.3V，產(chǎn)品規(guī)定UIH（min）=2V。（5）閾值電壓Uth：決定電路截止和導(dǎo)通的分界線，也是決定輸出高、低電壓的分界線。從電壓傳輸特性曲線上看，Uth的值介于UOFF與UON之間，而UOFF與UON的實(shí)際值又差別不大，所以，近似為Uth≈UOFF≈UON。Uth是一個(gè)很重要的參數(shù)，在近似分析和估算時(shí)，常把它作為決定與非門工作狀態(tài)的關(guān)鍵值，即Ui＜Uth，與非門開門，輸出低電平；Ui＞Uth，與非門關(guān)門，輸出高電平。Uth又常被形象化地稱為門檻電壓。Uth的值為1.3V～1.４V。（6）噪聲容限UNL、

UNH：在實(shí)際應(yīng)用中，由于外界干擾、電源波動(dòng)等原因，可能使輸入電平UI偏離規(guī)定值。為了保證電路可靠工作，應(yīng)對干擾的幅度有一定限制，稱為噪聲容限。它是用來說明門電路抗干擾能力的參數(shù)。

3）TTL與非門產(chǎn)品介紹

部分常用中小規(guī)模TTL門電路的管腳及內(nèi)部排列如圖9.12所示。

74LS00是一種典型的TTL與非門器件，內(nèi)部含有4個(gè)2輸入端與非門，共有14個(gè)引腳，引腳排列圖如圖9.12（a）所

示。74LS20內(nèi)部含有2個(gè)4輸入端與非門，引腳排列圖如圖9.12（b）所示。圖9.1274LS00、74LS20管腳圖9.2組合邏輯電路

所謂組合電路是指電路在任一時(shí)刻的輸出狀態(tài)都只取決于該時(shí)刻輸入信號的組合，而與輸入信號作用前的電路輸出狀態(tài)無關(guān)。從邏輯功能上看，在任何時(shí)刻，電路的輸出狀態(tài)僅僅取決于該時(shí)刻的輸入狀態(tài)，而與電路的前一時(shí)刻的狀態(tài)無關(guān)。組合邏輯電路示意圖如圖9.13所示。圖9.13組合邏輯電路示意圖9.2.1編碼器

1.二-十進(jìn)制編碼器

二-十進(jìn)制編碼器是指用四位二進(jìn)制代碼表示一位十進(jìn)制數(shù)的編碼電路，也稱10-4線編碼器。最常見的是8421BCD碼編碼器，如圖9.14所示。其中，輸入信號I0～I(xiàn)9代表0～9共

10個(gè)十進(jìn)制信號，輸出信號Y0～Y3為相應(yīng)的二進(jìn)制代碼。圖9.148421BCD編碼器由圖9.14可以寫出各輸出邏輯函數(shù)式為根據(jù)邏輯函數(shù)式列出功能表，如表9.4所示。

2.優(yōu)先編碼器

優(yōu)先編碼器常用于優(yōu)先中斷系統(tǒng)和鍵盤編碼。與普通編碼器不同，優(yōu)先編碼器允許多個(gè)輸入信號同時(shí)有效，但它只按其中優(yōu)先級別最高的有效輸入信號編碼，對級別較低的輸入信號不予理睬。常用的優(yōu)先編碼器有10-4線（如74LS147）、8-3線(74LS148)等。

74LS148是8-3線優(yōu)先編碼器，符號及管腳排列如圖9.15所示，邏輯功能表見表9.5。圖9.1574LS148符號圖和管腳排列圖(a)符號圖；(b)管腳排列圖圖9.15中，小圓圈表示低電平有效，各引腳功能如下：I0~I7為輸入信號端，低電平有效，且I7的優(yōu)先級別最高，I0的優(yōu)先級別最低。Y0~Y3是三個(gè)編碼輸出端。

EI是使能輸入端，低電平有效。當(dāng)EI=0時(shí)，電路允許編碼；當(dāng)EI=1時(shí)，電路禁止編碼，輸出均為高電平。

EO和CS為使能輸出端和優(yōu)先標(biāo)志輸出端，主要用于級聯(lián)和擴(kuò)展。9.2.2譯碼器

1.二進(jìn)制譯碼器（變量譯碼器）

二進(jìn)制譯碼器有n個(gè)輸入端（即n位二進(jìn)制碼）、2n個(gè)輸出線。74LS138為常用的3位輸入-8路輸出二進(jìn)制譯碼器。圖9.16所示為74LS138的符號及管腳排列圖，其邏輯功能表如表9-6所示。圖9.1674LS138的符號及管腳排列圖(a)符號圖;(b)管腳排列圖表9.674LS138邏輯功能表

2.顯示譯碼器

顯示譯碼器常見的是數(shù)字顯示電路，它通常由譯碼器、驅(qū)動(dòng)器和顯示器等部分組成。

1）數(shù)碼顯示器

數(shù)碼顯示器按顯示方式有分段式、字形重疊式、點(diǎn)陣式。圖9.17所示的七段數(shù)碼顯示器是數(shù)字電路中使用最多的顯示器，它有共陽極和共陰極兩種接法。圖9.17七段數(shù)碼顯示器共陽極接法如圖9.18(a)所示，各發(fā)光二極管陽極連接在一起，當(dāng)陰極接低電平時(shí)，對應(yīng)二極管發(fā)光。圖9.18(b)所示為發(fā)光二極管的共陰極接法，共陰極接法是各發(fā)光二極管的陰極共接，當(dāng)有陽極接高電平時(shí)，對應(yīng)二極管發(fā)光。圖9.18七段數(shù)碼顯示器的兩種接法(a)共陽極接法；(b)共陰極接法

2）譯碼驅(qū)動(dòng)器

如圖9.19所示為譯碼驅(qū)動(dòng)器74LS48的管腳排列圖，74LS48用來驅(qū)動(dòng)共陰極接法的數(shù)碼顯示管。

表9.7為74LS48的邏輯功能表，它有三個(gè)輔助控制端

LT、BI/RBO和RBI。圖9.1974LS48的管腳排列圖9.2.3數(shù)據(jù)選擇器

數(shù)據(jù)選擇器又稱多路選擇器(MUX)，其框圖如圖9.20所示。它有n位地址輸入、2n位數(shù)據(jù)輸入、1位輸出，每次在地址輸入的控制下，從多路輸入的數(shù)據(jù)中選擇一路輸出，其功能類似于一個(gè)單刀多擲開關(guān)，如圖9.21所示。常用的數(shù)據(jù)選擇器有2選1、4選1、8選1和16選1等。圖9.20數(shù)據(jù)選擇器框圖圖9.21數(shù)據(jù)選擇器功能示意圖

74LS151是一種典型的數(shù)據(jù)選擇器。如圖9.22所示是74LS151的管腳排列圖。它有三個(gè)地址端A2A1A0?？蛇x擇D0～D7八個(gè)數(shù)據(jù)，具有兩個(gè)互補(bǔ)輸出端W和W。其功能如表9.8所示。圖9.2274LS151的管腳排列圖9.3觸發(fā)器

9.3.1基本RS觸發(fā)器

1.電路組成

基本RS觸發(fā)器又稱為RS鎖存器，是一種最簡單的觸發(fā)器，是構(gòu)成各種觸發(fā)器的基礎(chǔ)。它由兩個(gè)與非門的輸入和輸出交叉連接而成，如圖9.23所示，圖9.23基本RS觸發(fā)器（a）邏輯圖；（b）邏輯符號

2.功能分析

觸發(fā)器有兩個(gè)穩(wěn)定狀態(tài)。Qn為觸發(fā)器的原狀態(tài)（現(xiàn)態(tài)），即觸發(fā)信號輸入前的狀態(tài)；Qn+1為觸發(fā)器的新狀態(tài)（次態(tài)），即觸發(fā)信號輸入后的狀態(tài)。其功能可采用功能表、特征方程、邏輯符號圖以及波形圖或稱時(shí)序圖來描述。表9.9為基本RS觸發(fā)器的功能表，它描述了基本RS觸發(fā)器的全部工作情況，該觸發(fā)器有置0、置1和保持功能。

R與S為低電平有效，可使觸發(fā)器的輸出狀態(tài)轉(zhuǎn)換為相應(yīng)的0或1。

3.特征方程與時(shí)序圖

為了簡化基本RS觸發(fā)器的功能描述，常采用特征方程和時(shí)序圖來表示其邏輯功能。觸發(fā)器次態(tài)Qn+1與R、S及現(xiàn)態(tài)

Qn之間關(guān)系的邏輯表達(dá)式稱為觸發(fā)器的特征方程。根據(jù)表9.9的基本RS觸發(fā)器的功能表可以得到基本RS觸發(fā)器的特征方程（可代入R、S及Qn取值組合驗(yàn)證）：

Qn+1=S+RQn

R+S=1（約束條件，即R、S不能同時(shí)為0）

以繪制波形的方式顯示觸發(fā)器輸入、輸出的邏輯關(guān)系稱為時(shí)序圖。如圖9.24所示，畫圖時(shí)應(yīng)根據(jù)功能表來確定各個(gè)時(shí)間段Q與Q的狀態(tài)。圖9.24基本RS觸發(fā)器的時(shí)序圖9.3.2邊沿JK觸發(fā)器

為了進(jìn)一步提高觸發(fā)器的工作性能，避免出現(xiàn)輸出狀態(tài)不定等現(xiàn)象，通過電路改進(jìn)形成了邊沿JK觸發(fā)器。邊沿JK觸發(fā)器由于是在CP時(shí)鐘脈沖的上升或下降沿接受輸入信號，觸發(fā)器才按邏輯功能的要求改變狀態(tài)，因此稱為邊沿觸發(fā)。在時(shí)鐘脈沖的其他時(shí)刻，觸發(fā)器處于保持狀態(tài)。

1.邏輯功能

邊沿JK觸發(fā)器的邏輯符號如圖9.25所示。CP是時(shí)鐘脈沖輸入端，J、K是控制輸入端。輸入端SD和RD是直接置1、

置0端，用來設(shè)置觸發(fā)器的初始狀態(tài)，在使用CP、J、K功能時(shí)，SD和RD必須保持為1。圖9.25邊沿JK觸發(fā)器的邏輯符號邊沿JK觸發(fā)器的邏輯功能見表9.10所示。表中↓表示只有在CP時(shí)鐘脈沖的下降沿時(shí)刻，觸發(fā)器的輸出才受輸入J、K的控制。在CP時(shí)鐘脈沖的其他時(shí)刻，觸發(fā)器的輸出不受輸入J、K的控制，一直保持原來狀態(tài)。例9.5圖9.26所示為下降沿觸發(fā)的JK觸發(fā)器時(shí)序波形，試畫出觸發(fā)器輸出端Q的波形圖。設(shè)Q的原狀態(tài)為1。

解當(dāng)CP=1的第一個(gè)脈沖下降沿出現(xiàn)時(shí)，因K=1、J=0，故觸發(fā)器輸出Q由1翻轉(zhuǎn)為0。同理，當(dāng)CP的第二、第三、第四個(gè)脈沖下降沿出現(xiàn)時(shí)，因順次有K=0、J=1；K=1、J=1；K=0、J=0，因此Q順次翻轉(zhuǎn)為1→0→0，如圖9.26所示。圖9.26例9.5圖

2.集成邊沿JK觸發(fā)器

JK觸發(fā)器已做成各種集成電路，如74LS76、74LS112、74LS114；CD4027、4095、4096都是集成邊沿JK觸發(fā)器。74LS112是TTL雙下降沿JK觸發(fā)器。其管腳排列圖如圖9.27所示。圖9.2774LS112管腳排列圖9.3.3D觸發(fā)器

D觸發(fā)器是一種上升沿有效的邊沿觸發(fā)器，又稱D鎖存器，專門用來存放數(shù)據(jù)。

1.邏輯功能

D觸發(fā)器的邏輯符號如圖9.28所示，其邏輯功能如表9.11所示。圖9.28D觸發(fā)器的邏輯符號D觸發(fā)器的特征方程為：Qn+1=D。

2.集成D觸發(fā)器

常用的集成D觸發(fā)器有74LS74、CD4013等。74LS74為TTL雙上升沿D觸發(fā)器，管腳排列如圖9.29所示，CP為時(shí)鐘輸入端，D為數(shù)據(jù)輸入端。圖9.2974LS74管腳排列圖9.4時(shí)序邏輯電路

9.4.1計(jì)數(shù)器

1.計(jì)數(shù)器的工作原理

圖9.30是由3個(gè)下降沿JK觸發(fā)器構(gòu)成的二進(jìn)制加法計(jì)數(shù)器。JK觸發(fā)器的J、K輸入端均接高電平，輸入脈沖CP加至最低位觸發(fā)器F0的時(shí)鐘端，低位觸發(fā)器的Q端依次接到相鄰高位觸發(fā)器的時(shí)鐘端。圖9.30二進(jìn)制加法計(jì)數(shù)器電路工作時(shí)，每輸入一個(gè)計(jì)數(shù)脈沖，F(xiàn)0的狀態(tài)翻轉(zhuǎn)計(jì)數(shù)一次，而高位觸發(fā)器是在其相鄰的低位觸發(fā)器從1態(tài)變?yōu)?態(tài)時(shí)進(jìn)行翻轉(zhuǎn)計(jì)數(shù)的，如F1是在Q0由1態(tài)變?yōu)?態(tài)時(shí)翻轉(zhuǎn)，F(xiàn)2是在Q1由1態(tài)變?yōu)?態(tài)時(shí)翻轉(zhuǎn)，除此條件外，F(xiàn)1、F2都保持

原來狀態(tài)。

根據(jù)以上分析，不難畫出該計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換特性表9.12及時(shí)序波形圖9.31。圖9.31二進(jìn)制加法計(jì)數(shù)器時(shí)序圖計(jì)數(shù)器的計(jì)數(shù)狀態(tài)也可以采用圖9.32所示的狀態(tài)轉(zhuǎn)換圖來表示。狀態(tài)轉(zhuǎn)換圖是以圖形方式來描述各觸發(fā)器的狀態(tài)轉(zhuǎn)換關(guān)