第七章傳輸門和動態(tài)邏輯設(shè)計(jì)

第7章傳輸門和動態(tài)邏輯設(shè)計(jì)緒論靜態(tài)邏輯CMOS、偽NMOS靜態(tài)門的所有節(jié)點(diǎn)都有直接連接到VDD或者連接到地的路徑動態(tài)邏輯節(jié)點(diǎn)電壓由儲存在節(jié)點(diǎn)上的電荷保持存儲電壓值的節(jié)點(diǎn)經(jīng)常和電路的其它部分相互隔離一段很長的時(shí)間易受噪聲的影響基本概念傳輸管當(dāng)門處于導(dǎo)通狀態(tài)時(shí)，將一個輸入信號保持不變地傳遞到輸出節(jié)點(diǎn)當(dāng)門關(guān)閉時(shí)，輸出進(jìn)入高阻態(tài)并保持其先前的值輸入到輸出有一個閾值電壓損失基本概念傳輸管更精確的輸出：VDD-VTN1-VTN2-VTN3基本概念傳輸管PMOS傳輸門基本概念電容饋通時(shí)鐘饋通時(shí)鐘信號通過電容Cf饋通到輸出端基本概念電容饋通時(shí)鐘饋通減少饋通：Cgnd

Cf基本概念電容饋通例7.1，輸入為1.2V，求時(shí)鐘在1.2V時(shí)輸出的初始值，估計(jì)時(shí)鐘降低后輸出的最終值。當(dāng)輸入為0V時(shí)重復(fù)該問題輸入為1.2V時(shí)鐘從高變化到低時(shí)基本概念電容饋通例7.1，輸入為1.2V，求時(shí)鐘在1.2V時(shí)輸出的初始值，估計(jì)時(shí)鐘降低后輸出的最終值。當(dāng)輸入為0V時(shí)重復(fù)該問題輸入為0時(shí)鐘從高變化到低時(shí)基本概念電荷共享兩個節(jié)點(diǎn)在高阻態(tài)且存儲不同的電壓。當(dāng)開關(guān)打開時(shí)，電荷進(jìn)行重新分配直到兩個節(jié)點(diǎn)的電壓相等為止V*<VDD-VTN時(shí)有效基本概念電荷丟失的其它途徑存儲在電容中的電荷流失高電平的電荷泄漏漏極結(jié)的反偏泄漏電流亞閾值電流臨近連線的噪聲注入離子相關(guān)軟錯誤CMOS傳輸門邏輯基本結(jié)構(gòu)能夠完全傳輸任何VDD和地之間的信號值CMOS傳輸門邏輯基本結(jié)構(gòu)對低電平和高電平的傳輸CMOS傳輸門邏輯使用CMOS傳輸門的多路器CMOS傳輸門邏輯使用CMOS傳輸門的多路器構(gòu)建其它電路只需8個晶體管CMOS傳輸門邏輯使用CMOS傳輸門的多路器四選一多路選擇器操作規(guī)則多路器的數(shù)據(jù)輸入必須都是有效的控制信號一次只能開啟一條路徑CMOS傳輸門邏輯使用CMOS傳輸門的多路器錯誤情況CMOS傳輸門邏輯使用CMOS傳輸門的多路器構(gòu)造一般的邏輯功能建立真值表，并把真值表轉(zhuǎn)換為多路器形式把真正表中指定的所需要的輸出值從數(shù)據(jù)輸入端到輸出進(jìn)行布線可通過合并路徑或去除不需要的晶體管對設(shè)計(jì)進(jìn)行優(yōu)化CMOS傳輸門邏輯例7.3，用傳輸門實(shí)現(xiàn)指定A和B為控制信號CMOS傳輸門邏輯例7.3，用傳輸門實(shí)現(xiàn)CMOS傳輸門邏輯CMOS傳輸門和標(biāo)準(zhǔn)門的組合CMOS傳輸門邏輯CMOS傳輸門延遲RC模型RTG取決于正在傳輸?shù)氖?還是1最終的RC模型必須和傳輸門的驅(qū)動以及負(fù)載的RC模型組合起來CMOS傳輸門邏輯CMOS傳輸門延遲導(dǎo)通電阻CMOS傳輸門邏輯CMOS傳輸門延遲傳輸門電容關(guān)斷狀態(tài)CMOS傳輸門邏輯CMOS傳輸門延遲傳輸門電容導(dǎo)通狀態(tài)，假設(shè)器件處于線性區(qū)CMOS傳輸門邏輯CMOS傳輸門延遲艾蒙延遲公式CMOS傳輸門邏輯CMOS傳輸門延遲CMOS傳輸門邏輯CMOS傳輸門延遲CMOS傳輸門邏輯CMOS傳輸門的邏輯強(qiáng)度CMOS傳輸門邏輯CMOS傳輸門的邏輯強(qiáng)度CMOS傳輸門邏輯CMOS傳輸門的邏輯強(qiáng)度例7.5動態(tài)D鎖存器和D觸發(fā)器用傳輸門實(shí)現(xiàn)D觸發(fā)器和D鎖存器簡單D鎖存器存在問題輸出電壓只能升到VDD-VT時(shí)鐘饋通沒有輸出時(shí)鐘變低后輸出處于高阻態(tài)，容易受到各種電荷丟失機(jī)制影響動態(tài)D鎖存器和D觸發(fā)器用傳輸門實(shí)現(xiàn)D觸發(fā)器和D鎖存器簡單D鎖存器可以解決閾值下降和時(shí)鐘饋通問題缺點(diǎn)：節(jié)點(diǎn)Q動態(tài)存儲，可靠性不高動態(tài)D鎖存器和D觸發(fā)器用傳輸門實(shí)現(xiàn)D觸發(fā)器和D鎖存器引入反饋環(huán)：在鎖存器關(guān)閉時(shí)能夠靜態(tài)地保持其值TG1和TG2的時(shí)鐘是相反的透明模式：TG1導(dǎo)通保持模式：TG2導(dǎo)通節(jié)點(diǎn)Q可能產(chǎn)生短時(shí)間的競爭動態(tài)D鎖存器和D觸發(fā)器用傳輸門實(shí)現(xiàn)D觸發(fā)器和D鎖存器D鎖存器的典型電路CLK=1：透明模式CLK=0：保持模式無競爭動態(tài)D鎖存器和D觸發(fā)器用傳輸門實(shí)現(xiàn)D觸發(fā)器和D鎖存器主從D鎖存器多米諾邏輯從靜態(tài)門到動態(tài)門預(yù)充求值多米諾邏輯3輸入或非門與傳統(tǒng)的CMOS反相器具有相同的延遲多米諾邏輯動態(tài)門多米諾邏輯動態(tài)門的連接多米諾級多米諾邏輯多米諾邏輯多米諾邏輯多米諾邏輯特點(diǎn)時(shí)鐘有較大的占空比，保持高電平足夠長的時(shí)間以使邏輯電平能夠通過整個電路鏈設(shè)計(jì)多米諾級時(shí)應(yīng)該使動態(tài)門具有較強(qiáng)的下拉能力，且使靜態(tài)反相器具有較強(qiáng)的上拉能力。對動態(tài)門，該增加n邏輯塊中NMOS器件的尺寸反相器轉(zhuǎn)變閾值Vs相對于傳統(tǒng)的反相器來說是偏斜的節(jié)省功耗，可以有效消除毛刺缺點(diǎn)只能實(shí)現(xiàn)非反相功能多米諾邏輯多米諾邏輯加法器多米諾邏輯多米諾門的邏輯強(qiáng)度多米諾門只驅(qū)動一個NMOS器件，在輸入電容方面具有明顯的優(yōu)勢多米諾邏輯多米諾邏輯的局限性電荷共享預(yù)充階段，X初始為低電平求值，IN變高，其它晶體管仍然關(guān)閉電荷共享如果Cout=Cx，V*=0.5VDD，可能使反相器翻轉(zhuǎn)多米諾邏輯多米諾邏輯的局限性電荷共享解決方法增加Cout，減小Vout的變化預(yù)充階段用一個附加的晶體管將Vx預(yù)充至VDD引入保持器，在電荷共享時(shí)使輸出值保持高電平多米諾邏輯多米諾邏輯的局限性泄漏，粒子噪聲注入由時(shí)鐘或者相鄰節(jié)點(diǎn)之間的電容耦合引起的噪聲注入解決方法：采用間隔或者屏蔽技術(shù)多米諾邏輯雙軌(差分)多米諾邏