第11章門電路和組合邏輯電路

（2-1）第11章集成邏輯門電路1概述2半導(dǎo)體二極管和三級管的開關(guān)作用3基本邏輯門電路（2-2）§11.1概述用以實現(xiàn)基本邏輯運算或復(fù)合邏輯運算的單元電路，稱為門電路。常用的門電路有：與門、或門、非門、與非門、或非門、與或非門、異或門、同或門等等。（2-3）在電子電路中，用高、低電平分別表示邏輯1和0兩種邏輯狀態(tài)。正邏輯：高電平表示“1”，低電平表示“0”負(fù)邏輯：高電平表示“0”，低電平表示“1”芯片手冊：一般采用H表示高電平，L為低電平

在本書中，采用的是正邏輯。問題：0/1如何表示的？基本的邏輯門的怎么實現(xiàn)的？總線技術(shù)的基礎(chǔ)三態(tài)門的工作原理是什么？（2-4）（2-5）獲得高低電平的基本原理：ViVo+UCCRS輸入信號輸出信號開關(guān)S打開，Vo=+UCC，輸出高電平；開關(guān)S閉合，Vo=0，輸出低電平；在電子電路中，開關(guān)S是用半導(dǎo)體二極管或三極管實現(xiàn)的——二極管或三極管的開關(guān)作用。輸入信號Vi控制開關(guān)S

的狀態(tài)（2-6）RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCC發(fā)射結(jié)正偏，集電結(jié)反偏。11.2.2晶體管的開關(guān)作用§11.2三極管的開關(guān)作用（2-7）R1R2AF+uccuAtuFt+ucc0.3V三極管的開關(guān)特性：11.2.2半導(dǎo)體三極管的開關(guān)特性（2-8）總結(jié)：數(shù)字電路就是利用晶體管的開關(guān)作用進(jìn)行工作的。晶體管時而從截止躍變到飽和，時而從飽和躍變到截止；不是工作在飽和狀態(tài)，就是工作在截止?fàn)顟B(tài)，只是在飽和和截止兩種工作狀態(tài)轉(zhuǎn)換的瞬間才經(jīng)過放大狀態(tài)。11.2.2半導(dǎo)體三極管的開關(guān)特性（2-9）分離元件門電路缺點1、體積大、工作不可靠。2、需要不同電源。3、各種門的輸入、輸出電平不匹配。（2-10）特點：體積小、可靠性高、速度快，

輸入、輸出電平匹配分類：TTL、MOS管等。11.3.2TTL集成門電路（2-11）1、TTL“與非”門電路多發(fā)射極晶體管二極管“與”門A＆BYC+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABCABCB1C1R1+5V輸入級放大級輸出級（2-12）1、任一輸入為低電平“0”（0.3V）時“0”不足以讓T2、T5導(dǎo)通發(fā)射結(jié)正向偏置1V+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC三個PN結(jié)導(dǎo)通需2.1V1、TTL“與非”門電路（2-13）+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABCuo1、任一輸入為低電平“0”（0.3V）時“0”1Vuo=5-uR2-ube3-ube43.4V——高電平“1”！1、TTL“與非”門電路（2-14）“1”高電位“1”全反偏1V2、輸入全為高電平“1”（3.4V）時+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC截止全導(dǎo)通1、TTL“與非”門電路（2-15）“1”全反偏1V2、輸入全為高電平“1”（3.4V）時+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC全導(dǎo)通飽和VY=0.3V——低電平“0”高電位“1”1、TTL“與非”門電路（2-16）1）電壓傳輸特性2、TTL“與非”門電路的特性與非門的輸出電壓與輸入電壓之間的對應(yīng)關(guān)系

(b)特性曲線(a)實驗電路（2-17）2）噪聲容限電壓

2、TTL“與非”門電路的特性由TTL門電路的輸出特性曲線可知，TTL門電路的輸出高低電平不是一個值，而是一個范圍。同樣，它的輸入高低電平也有一個范圍，即它的輸入信號允許一定的容差，稱為噪聲容限。

噪聲容限示意圖（2-18）3）TTL門電路的扇出系數(shù)NO

2、TTL“與非”門電路的特性描述門電路輸出端最多所能帶的同類門電路的個數(shù)它表示門電路的帶負(fù)載能力。對于TTL與非門，NO>8。4）TTL與非門傳輸延遲時間tpd

TTL與非門傳輸延遲時間示意圖導(dǎo)通延遲時間tpd1——從輸入波形上升沿的中點到輸出波形下降沿的中點所經(jīng)歷的時間。

截止延遲時間tpd2——從輸入波形下降沿的中點到輸出波形上升沿的中點所經(jīng)歷的時間。

傳輸延遲時間tpd是tpd1和tpd2的平均值。即

（2-19）1）三態(tài)輸出“與非”門電路D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE特點：它的輸出除出現(xiàn)高電平和低電平外，還可以出現(xiàn)高阻狀態(tài)。E控制端A、B輸入端3、其他類型的TTL門電路

（2-20）D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE當(dāng)控制端E=“1”時：D截止電路處于工作狀態(tài)。三態(tài)輸出“與非”門電路（2-21）D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE當(dāng)控制端E=“0”時：D導(dǎo)通輸出端處于開路狀態(tài)。高阻態(tài)截止截止三態(tài)輸出“與非”門電路（2-22）符號功能表&ABYE△三態(tài)輸出“與非”門的圖形符號及功能說明：由于電路結(jié)構(gòu)不同，也有當(dāng)控制端為高電平時出現(xiàn)高阻態(tài)，為低電平時處于工作狀態(tài)。三態(tài)輸出“與非”門電路（2-23）１００三態(tài)門主要作為TTL電路與總線間的接口電路用途：結(jié)論：E1、E2、E3分時接入高電平，總線就會輪流接受各個三態(tài)門的輸出。公用總線&△E1&△E2&△E3（2-24）+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC一般TTL“與非”門電路1）集電極開路“與非”門電路（OC門）3、其他類型的TTL門電路

（2-25）+5VYR2R1T2R3T1T5B1C1ABCOC門電路無T3、T4晶體管T5集電極開路！2）集電極開路“與非”門電路（OC門）3、其他類型的TTL門電路

（2-26）+5VYR2R1T2R3T1T5B1C1ABCOC門電路工作時，T5的集電極（輸出端）外接電源U和電阻RL，作為OC門的有源負(fù)載。RLUCC集電極開路“與非”門電路（OC門）（2-27）OC門可以實現(xiàn)“線與”功能Y=Y1Y2Y3輸出級UCCRLT5T5T5集電極開路“與非”門電路（OC門）&&&UCCY1Y2Y3YRLOC1OC2OC3（2-28）Y=Y1Y2Y3?任一導(dǎo)通Y=0UCCRLY1Y2Y3Y（2-29）全部截止Y=1所以：Y=Y1Y2Y3!Y=Y1Y2Y3?UCCRLY1Y2Y3Y（2-30）MOS邏輯門電路是繼TTL之后發(fā)展起來的另一種應(yīng)用廣泛的數(shù)字集成電路。由于它功耗低，抗干擾能力強(qiáng)，工藝簡單，幾乎所有的大規(guī)模、超大規(guī)模數(shù)字集成器件都采用MOS工藝。就其發(fā)展趨勢看，MOS電路特別是CMOS電路有可能超越TTL成為占統(tǒng)治地位的邏輯器件。CMOS邏輯門電路是由N溝道增強(qiáng)型MOS管和P溝道增強(qiáng)型MOS管互補(bǔ)而成，通常稱為互補(bǔ)型MOS邏輯電路，簡稱CMOS邏輯電路。

11.3.2CMOS門電路（2-31）一、CMOS非門11.3.2CMOS門電路CMOS非門電路結(jié)構(gòu)CMOS非門的基本電路結(jié)構(gòu)如圖所示，其中TP是P溝道增強(qiáng)型MOS管，TN是N溝道增強(qiáng)型MOS管。假如TP和TN的開啟電壓分別為UTP和UTN，則要求。當(dāng)輸入為低電平，即0時，?截止，?導(dǎo)通，故，輸出高電平；當(dāng)輸入為高電平，即VDD時，截止，導(dǎo)通，故，輸出低電平。所以該電路實現(xiàn)了非邏輯。1、電路結(jié)構(gòu)及工作原理

（2-32）一、CMOS非門11.3.2CMOS門電路2、電壓傳輸特性

CMOS非門的電壓傳輸特性設(shè)，且，TP和TN具有同樣的導(dǎo)通內(nèi)阻RON和ROFF截止內(nèi)阻，則輸出電壓隨輸入電壓變化的曲線，即電壓傳輸特性如圖所示。（2-33）二、其他形式的CMOS門電路11.3.2CMOS門電路1、CMOS與非門電路驅(qū)動管和為N溝道增強(qiáng)型MOS管，兩者串聯(lián)，負(fù)載管和為P溝道增強(qiáng)型MOS管，兩者并聯(lián)，負(fù)載管整體與驅(qū)動管相串聯(lián)。當(dāng)A、B兩個輸入端均為高電平時，和截止，和導(dǎo)通，Y輸出低電平；當(dāng)A、B兩個輸入端中有一個以上為低電平（例如，A端為低電平）時，導(dǎo)通，其他管均截止，Y輸出高電平，實現(xiàn)了與非邏輯。CMOS與非門電路在結(jié)構(gòu)上也是互補(bǔ)對稱的，因此它具有和CMOS非門電路相同的優(yōu)點。CMOS與非門（2-34）二、其他形式的CMOS門電路11.3.2CMOS門電路2、CMOS或非門電路驅(qū)動管和為N溝道增強(qiáng)型MOS管，兩者并聯(lián)，負(fù)載管和為P溝道增強(qiáng)型MOS管，兩者串聯(lián)，驅(qū)動管整體與負(fù)載管相串聯(lián)。當(dāng)A、B兩個輸入端全為“1”或其中一個為“1”時，輸出端Y為低電平；只有當(dāng)A、B全為“0”時，Y才輸出高電平。實現(xiàn)了或非邏輯關(guān)系。CMOS或非門電路（2-35）邏輯電路組合邏輯電路時序邏輯電路任意時刻的輸出僅僅取決于該時刻的輸入，與電路原來的狀態(tài)無關(guān)。任意時刻的輸出除與該時刻的輸入有關(guān)外，還與電路原來的狀態(tài)有關(guān)。11.4.1組合邏輯電路的特點§11.4組合邏輯電路的分析與設(shè)計（2-36）11.4.1組合邏輯電路的特點§11.4組合邏輯電路的分析與設(shè)計

組合邏輯電路框圖圖中表示輸入變量，表示輸出變量。輸出變量與輸入變量之間的邏輯關(guān)系可以用邏輯函數(shù)表示：

（2-37）=1=1A≥1BCI＆1SCO全加器組合邏輯電路該組合邏輯電路有三個輸入變量、兩個輸出變量，無論任何時刻，只要輸入變量A、B、CI的取值確定了，則輸出變量S和CO的取值也隨之確定，與電路過去的工作狀態(tài)無關(guān)。11.4.1組合邏輯電路的特點§11.4組合邏輯電路的分析與設(shè)計（2-38）任何一個組合邏輯電路（邏輯圖）都實現(xiàn)一定的邏輯功能，為了直觀地描述其邏輯功能，需要將其轉(zhuǎn)換為邏輯函數(shù)表達(dá)式或邏輯真值表的形式。二、邏輯功能的描述=1=1A≥1BCI＆1SCO全加邏輯功能（2-39）1、由給定的邏輯圖寫出邏輯關(guān)系表達(dá)式。分析步驟：2、用邏輯代數(shù)或卡諾圖對邏輯代數(shù)進(jìn)行化簡。3、列出輸入輸出狀態(tài)表并得出結(jié)論。電路結(jié)構(gòu)輸入輸出之間的邏輯關(guān)系（邏輯功能）11.4.2組合邏輯電路的分析（2-40）例1：分析下圖的邏輯功能。

1、由邏輯圖寫出邏輯式方法：從輸入端到輸出端，依次寫出各個門的邏輯式，最后寫出輸出變量Y的邏輯式。ABY&G1&G2&G3&G4XY1Y2（2-41）例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y21、由邏輯圖寫出邏輯式G1門：G2門：G3門：G4門：對邏輯式進(jìn)行化簡！（2-42）例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y21、由邏輯圖寫出邏輯式反演律?。?-43）例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y22、由邏輯式列出邏輯狀態(tài)表1（2-44）例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y22、由邏輯式列出邏輯狀態(tài)表11（2-45）例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y22、由邏輯式列出邏輯狀態(tài)表11其余填“0”！00（2-46）例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y23、分析邏輯功能11結(jié)論：當(dāng)輸入A、B不同為“1”或“0”時，輸出為“1”；否則，輸出為“0”。

——“異或”門電路00=1（2-47）任務(wù)要求最簡單的邏輯電路分析步驟：11.4.3組合邏輯電路的設(shè)計b、定義輸入和輸出變量的邏輯狀態(tài)（1和0）。3、選擇組成邏輯圖的器件類型?？蛇x用小規(guī)模集成門電路組成相應(yīng)的邏輯電路，也可選用中規(guī)模集成的常用邏輯器件或可編程邏輯器件等構(gòu)成相應(yīng)的邏輯電路。2、根據(jù)邏輯狀態(tài)表寫出邏輯表達(dá)式；1、進(jìn)行邏輯抽象。 a、確定輸入變量和輸出變量。事件的原因為輸入變量，事件的結(jié)果為輸出變量。c、根據(jù)邏輯要求，列邏輯狀態(tài)表；（2-48）任務(wù)要求最簡單的邏輯電路b、使用中規(guī)模集成的常用組合邏輯電路時，需要將邏輯函數(shù)變換為適當(dāng)?shù)男问?，以便能用最少的器件和最簡單的連線接成所要求的邏輯電路。分析步驟：5、根據(jù)化簡或變換后的邏輯函數(shù)式，畫出邏輯圖。4、將邏輯函數(shù)化簡成適當(dāng)?shù)男问健?a、使用小規(guī)模集成的門電路進(jìn)行設(shè)計時，需要將邏輯函數(shù)化簡成最簡形式；3.2.2組合邏輯電路的設(shè)計方法（2-49）例：設(shè)計三人表決電路（A、B、C）。每人有一個按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。1、首先指明邏輯符號取“0”、“1”的含義。三個按鍵A、B、C按下時為“1”，不按時為“0”。輸出是Y，指示燈亮是“1”，否則是“0”。2、根據(jù)題意列出邏輯狀態(tài)表、邏輯式、最終畫出邏輯圖。（2-50）例：設(shè)計三人表決電路（A、B、C）。每人有一個按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。邏輯狀態(tài)表1）、根據(jù)要求列出邏輯狀態(tài)表（2-51）例：設(shè)計三人表決電路（A、B、C）。每人有一個按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。2）、根據(jù)邏輯狀態(tài)表寫出邏輯表達(dá)式邏輯狀態(tài)表（2-52）例：設(shè)計三人表決電路（A、B、C）。每人有一個按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。3）、將邏輯表達(dá)式化成最簡式用卡諾圖化簡ABC0001111001ABBCAC（2-53）4）、根據(jù)邏輯表達(dá)式畫出邏輯圖。B&AB1Y&C&（2-54）&&AB&C&Y若用與非門實現(xiàn)（2-55）在各種數(shù)字系統(tǒng)中，有些邏輯電路（編碼器、譯碼器、數(shù)據(jù)選擇器、計數(shù)器、加法器等等）經(jīng)常、大量出現(xiàn)，為了使用方便，已經(jīng)把這些邏輯電路制成了中、小規(guī)模集成的標(biāo)準(zhǔn)化集成電路產(chǎn)品，可以直接使用，而不用重復(fù)設(shè)計這些邏輯電路?！?1.5常用的組合邏輯器件（2-56）11.11.1加法器兩個二進(jìn)制數(shù)之間的算術(shù)運算無論是加、減、乘、除，目前在數(shù)字計算機(jī)中都是化成若干步加法運算進(jìn)行。因此，加法器是構(gòu)成算術(shù)運算器的基本單元。二進(jìn)制加法器可以用門電路組成的組合邏輯電路來實現(xiàn)。（2-57）！注意：

二進(jìn)制的加法運算同邏輯加法運算的含義 不同。前者是數(shù)的運算，而后者是邏輯運 算。二進(jìn)制加法：1+1=10邏輯加法：1+1=1（2-58）二進(jìn)制加法運算的基本規(guī)則：（1）逢二進(jìn)一。（2）最低位是兩個數(shù)最低位的相加，不需考慮進(jìn)位。（3）其余各位都是三個數(shù)相加，包括加數(shù)、被加數(shù)和低位送來的進(jìn)位。（4）任何位相加都產(chǎn)生兩個結(jié)果：本位和、向高位的進(jìn)位。（2-59）舉例：A=1011,B=1001,計算A+B10111001+010110011（2-60）所謂“半加”，就是只求本位的和，暫不管低位送來的進(jìn)位數(shù)。進(jìn)位數(shù)(C)半加本位和數(shù)(S)A + B

半加和0 + 0 = 0 00 + 1 = 0 11 + 0 = 0 11 + 1 = 1 0一、1位加法器1、半加器（2-61）——用組合邏輯電路實現(xiàn)“半加”A B C S0 0 0 00 1 0 11 0 0 11 1 1 01、列出邏輯狀態(tài)表2、由邏輯狀態(tài)表寫出邏輯表達(dá)式一、1位加法器1、半加器（2-62）3、由邏輯表達(dá)式畫出邏輯電路圖（多用“與非”門實現(xiàn)）A1&B1&&S&1C（2-63）A、B同為“1”或“0”時，S=0；否則，S=1。

——

“異或”門3、由邏輯表達(dá)式畫出邏輯電路圖（多用“與非”門實現(xiàn)）（2-64）ABS=1AB∑COSC進(jìn)位輸出C&3、由邏輯表達(dá)式畫出邏輯電路圖（多用“與非”門實現(xiàn)）（2-65）當(dāng)多位數(shù)相加時，半加器可用于最低位求和，并給出進(jìn)位數(shù)。第二位以上的相加則會有兩個待加數(shù)Ai和Bi，還有一個來自前面低位送來的進(jìn)位數(shù)Ci-1。這三個數(shù)相加，得出本位和數(shù)（全加和數(shù)）Si和進(jìn)位數(shù)Ci。這種相加就叫“全加”。2、全加器10111001+010110011ABCS全加半加（2-66）Ai、Bi：加數(shù)； Ci-1：低位的進(jìn)位；Si：本位和； Ci：進(jìn)位。2、全加器（2-67）2、全加器圖形符號AiBi∑COSiCiCi-1CI（2-68）二、多位加法器兩個多位數(shù)相加時，每一位都是帶進(jìn)位相加的，因而必須用全加器。只要依次將低位全加器的進(jìn)位輸出端CO接到高位全加器的進(jìn)位輸入端CI，就可以構(gòu)成多位加法器了。（2-69）A0B0∑CIS0C0COA1B1∑CIS1C1COA2B2∑CIS2C2COA3B3∑CIS3C3CO例：用4個全加器組成一個邏輯電路來實現(xiàn)兩個四位數(shù)的二進(jìn)制的加法運算。(1101)2+(1011)21101101110101011計算結(jié)果：1101+1011=11000二、多位加法器2快速進(jìn)位加法器74LS283（2-71）1、)編碼器(Encoder)的概念與分類編碼：賦予二進(jìn)制代碼特定含義的過程稱為編碼。如：8421BCD碼中，用1000表示數(shù)字8如：ASCII碼中，用1000001表示字母A等編碼器：具有編碼功能的邏輯電路。11.11.2.1編碼器11.11.2若干典型的組合邏輯集成電路（2-72）能將每一個編碼輸入信號變換為不同的二進(jìn)制的代碼輸出。

如8線-3線編碼器：將8個輸入的信號分別編成8個3位二進(jìn)制數(shù)碼輸出。如BCD編碼器：將10個編碼輸入信號分別編成10個4位碼輸出。編碼器的邏輯功能：1、)編碼器(Encoder)的概念與分類（2-73）編碼器的分類：普通編碼器和優(yōu)先編碼器。普通編碼器：任何時候只允許輸入一個有效編碼信號，否則輸出就會發(fā)生混亂。優(yōu)先編碼器：允許同時輸入兩個以上的有效編碼信號。當(dāng)同時輸入幾個有效編碼信號時，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級別，只對其中優(yōu)先權(quán)最高的一個進(jìn)行編碼。1、)編碼器(Encoder)的概念與分類（2-74）二進(jìn)制編碼器的結(jié)構(gòu)框圖普通二進(jìn)制編碼器1、編碼器的工作原理

I0

I1

Yn-1

Y0

Y1

1n2-I二進(jìn)制

編碼器

2n個

輸入

n位二進(jìn)制碼輸出

（2-75）(1)4線─2線普通二進(jìn)制編碼器(設(shè)計)1000010000100001Y0Y1I3I2I1I0

（2）邏輯功能表編碼器的輸入為高電平有效。

（a）邏輯框圖4輸入二進(jìn)制碼輸出110110001、編碼器的工作原理（2-76）（2-77）(2.)鍵盤輸入8421BCD碼編碼器（分析）代碼輸出使能標(biāo)志編碼輸入

（2-78）

輸入輸出S0S1S2S3S4S5S6S7S8S9ABCDGS

111111111100000

111111111010011

111111110110001

111111101101111

111111011101101

111110111101011

111101111101001

111011111100111

110111111100101

101111111100011

011111111100001

該編碼器為輸入低電平有效2.鍵盤輸入8421BCD碼編碼器功能表

（2-79）當(dāng)所有的輸入都為1時，Y1Y0=？Y1Y0=00無法輸出有效編碼。結(jié)論：普通編碼器不能同時輸入兩個已上的有效編碼信號I2=I3=1,I1=I0=0時，Y1Y0=？Y1Y0=00（2-80）3.優(yōu)先編碼器

優(yōu)先編碼器的提出：

實際應(yīng)用中，經(jīng)常有兩個或更多輸入編碼信號同時有效。

必須根據(jù)輕重緩急，規(guī)定好這些外設(shè)允許操作的先后次序，即優(yōu)先級別。

識別多個編碼請求信號的優(yōu)先級別，并進(jìn)行相應(yīng)編碼的邏輯部件稱為優(yōu)先編碼器。（2-81）(2)優(yōu)先編碼器線(4─2線優(yōu)先編碼器)（設(shè)計）（1）列出功能表輸入輸出I0I1I2I3Y1Y0100000×10001××1010×××111高低（2）寫出邏輯表達(dá)式（3）畫出邏輯電路（略）輸入編碼信號高電平有效，輸出為二進(jìn)制代碼輸入編碼信號優(yōu)先級從高到低為I0I3~輸入為編碼信號I3

I0輸出為Y1Y03321IIIY+=33210IIIIY+=（2-82）優(yōu)先編碼器中，允許同時輸入兩個以上的編碼信息。不過在設(shè)計優(yōu)先編碼器時已經(jīng)將所有的輸入信號按優(yōu)先順序排了隊，當(dāng)幾個輸入信號同時出現(xiàn)時，只對其中優(yōu)先權(quán)最高的一個進(jìn)行編碼。下面對74LS148系列集成優(yōu)先二進(jìn)制編碼器的工作原理進(jìn)行介紹。二、優(yōu)先編碼器（2-83）74LS148優(yōu)先編碼器有9個輸入和5個輸出，且均以低電平作為有效信號。8線-3線74LS148優(yōu)先編碼器框圖8線-3線74LS148優(yōu)先編碼器（2-84）74LS148優(yōu)先編碼器8線-3線74LS148優(yōu)先編碼器邏輯圖11＆＆1111111111＆≥1＆≥1＆≥1基本電路（2-85）8線-3線74LS148優(yōu)先編碼器邏輯圖74LS148優(yōu)先編碼器11＆＆1111111111＆≥1＆≥1＆≥1控制電路：控制編碼器的工作狀態(tài)擴(kuò)展編碼功能（2-86）74LS148功能表1、在EI=0時，編碼器工作，并允許同時有多個輸入端為低電平，即有輸入信號。EI=0時，編碼器不工作。（2-87）2、I7的優(yōu)先權(quán)最高，I0的優(yōu)先權(quán)最低。即當(dāng)I7=0時，無論其它輸入端有無輸入信號（表中以×表示），輸出端只給出I7的編碼，以此類推。74LS148功能表（2-88）3、表中的3種輸出組合“111”，可以由EO、GS的狀態(tài)加以區(qū)別。74LS148功能表（2-89）例：用兩片74LS148接成16線-4線優(yōu)先編碼器。將A0~A1516個低電平輸入信號編為4位二進(jìn)制代碼。其中A15的優(yōu)先權(quán)最高，A0的優(yōu)先權(quán)最低。（2-90）74LS148(1)74LS148(2)74LS148(2)的輸出74LS148(1)的輸出（2-91）用兩片74LS148接成的16線-4線二進(jìn)制優(yōu)先編碼器邏輯圖（2-92）11.11.3譯碼器譯碼和編碼的過程相反。編碼是指將某種信號或十進(jìn)制數(shù)（輸入）編成二進(jìn)制代碼（輸出）；譯碼是將二進(jìn)制代碼（輸入）按其編碼時的原意譯成對應(yīng)的信號或十進(jìn)制數(shù)碼（輸出）。（2-93）一、3-8線譯碼器3-8線譯碼器是一種全譯碼器（二進(jìn)制譯碼器）。全譯碼器的輸入是一組二進(jìn)制代碼，輸出是一組與輸入代碼一一對應(yīng)的高（低）電平。3線-8線譯碼器3線-8線譯碼器框圖（2-94）一、3-8線譯碼器根據(jù)3-8線譯碼器的邏輯功能可以列出它的邏輯真值表（2-95）一、3-8線譯碼器根據(jù)真值表可以寫出邏輯函數(shù)式（2-96）一、3-8線譯碼器根據(jù)邏輯函數(shù)式可以畫出3-8線譯碼器的邏輯圖3-8線譯碼器的邏輯電路原理圖（2-97）74LS1383線-8線譯碼器74LS138是用TTL與非門組成的3線-8線譯碼器。74LS1383線-8線譯碼器74LS1383線-8線譯碼器框圖（2-98）74LS1383線-8線譯碼器74LS138的邏輯電路圖74LS1383-8線譯碼器的電路原理圖（2-99）74LS1383線-8線譯碼器功能表（2-100）74LS1383線-8線譯碼器功能表（2-101）【例】試用兩片74LS138組成4-16線譯碼器，將輸入的4位二進(jìn)制代碼譯成16個獨立的低電平信號。例題的邏輯圖分析：

由74LS138的邏輯功能表11.11.2可知，控制端、時譯碼器才能工作，否則譯碼器不工作。因此，可以用第4個代碼輸入端作為高位端，通過該端的狀態(tài)分別控制兩片74LS138芯片的工作狀態(tài)。

（2-102）【例】試用兩片74LS138組成4-16線譯碼器，將輸入的4位二進(jìn)制代碼譯成16個獨立的低電平信號。例題的邏輯圖分析：

由74LS138的邏輯功能表11.11.2可知，控制端、時譯碼器才能工作，否則譯碼器不工作。因此，可以用第4個代碼輸入端作為高位端，通過該端的狀態(tài)分別控制兩片74LS138芯片的工作狀態(tài)。

（2-103）用譯碼器設(shè)計組合邏輯電路例：試用3線-8線譯碼器74LS138設(shè)計一個多輸出的組合邏輯電路。輸出的邏輯函數(shù)式為：（2-104）分析：當(dāng)S1=1，S2+S3=0（即譯碼器處于工作狀態(tài)）時，若將A0、A1、A2作為輸入邏輯變量，則8個輸出端給出的就是這3個輸入變量的全部最小項m0~m7。利用附加的門電路將這些最小項適當(dāng)?shù)亟M合起來，便可實現(xiàn)任何形式的三變量組合邏輯函數(shù)。74LS138（2-105）解：將給出的邏輯函數(shù)表達(dá)式寫成最小項之和的形式（2-106）解：畫出邏輯電路圖（2-107）二進(jìn)制代碼(機(jī)器代碼)譯碼特定的輸出信號控制數(shù)碼顯示器，直觀地顯示數(shù)字量。譯碼顯示系統(tǒng)：二-十進(jìn)制數(shù)碼顯示譯碼器數(shù)碼顯示器二、顯示譯碼器（2-108）數(shù)碼顯示器結(jié)構(gòu)字形重疊式：分段式：點矩陣式：輝光數(shù)碼管熒光數(shù)碼管半導(dǎo)體顯示器—七段顯示器液晶顯示器數(shù)碼顯示器（2-109）常用的：七段顯示器

—用七個發(fā)光字段來構(gòu)成09十個數(shù)字。abcdefg每個發(fā)光字段是一個發(fā)光二極管（PN結(jié)）：

磷砷化鎵（GaAsP)（2-110）七段顯示器：顯示數(shù)字情況abcdfg09

abcdefg1

01100002

1101101e

0

11111103

1111001401100119

11110118

1111111

（2-111）74LS4812345678161514131211109輸入輸入輸出：接七段顯示器甩空（用于測試）74LS48：BCD—七段譯碼器/驅(qū)動器管腳圖（2-112）

0001

0110000

0010

1101101

00001111110DCBAabcdefg09

(8421)

0011

1111001

01000110011

01011011011

01101011111

1000

1111111

10011111011

01111110000abcdfge74LS48功能表（2-113）74LS48與七段顯示器的連接：（共陰極）譯碼顯示系統(tǒng)：bfacdegbfacdegDCBA74LS48(高)(低)（2-114）“1”???

ab???g

共陰極七段顯示器工作示意圖：（2-115）11.11.4數(shù)據(jù)選擇器作用：從一組(幾路)數(shù)據(jù)中選擇一路信號輸出。數(shù)據(jù)選擇器又稱多路開關(guān)。選擇端輸入數(shù)據(jù)輸出數(shù)據(jù)功能示意圖:D3D2D1D0YA1A0數(shù)據(jù)選擇器地址代碼端（2-116）A1A0D3D2D1D0Y選擇端輸入數(shù)據(jù)輸出數(shù)據(jù)S使能端2選1：A08選1：A2A1A04選1：A1A0邏輯關(guān)系輸入控制端輸入數(shù)據(jù)：輸出：

Y=Di

。使能端

S:選擇端（輸入地址代碼）輸出控制D3D2D1D0;D7D6D5D4D3D2D1D0；（2-117）一、數(shù)據(jù)選擇器的工作原理以4選1數(shù)據(jù)選擇器為例介紹數(shù)據(jù)選擇器的工作原理。

（2-118）一、數(shù)據(jù)選擇器的工作原理1、列出4選1數(shù)據(jù)選擇器的邏輯功能表。其中為數(shù)據(jù)輸入端，為數(shù)據(jù)選擇端。2、由邏輯功能表可以寫出輸出與輸入之間的邏輯表達(dá)式（2-119）一、數(shù)據(jù)選擇器的工作原理3、由邏輯表達(dá)式畫出4選1數(shù)據(jù)選擇器的邏輯電路圖（2-120）74LS153是一種集成的雙4選1數(shù)據(jù)選擇器1、74LS153有兩個完全相同的4選1數(shù)據(jù)選擇器。2、兩個數(shù)據(jù)選擇器有公共的地址輸入端，而數(shù)據(jù)輸入端和輸出端各自獨立。3、給定不同的地址代碼（A0A1的狀態(tài)組合），即可從4個數(shù)據(jù)中選出所要的一個，送到輸出端Y。10D12D22S1和S2是附加控制端，用于控制電路的工作狀態(tài)和擴(kuò)展功能。（2-121）輸出的邏輯表達(dá)式：74LS153的邏輯圖（2-122）74LS153的功能圖輸出的邏輯表達(dá)式：使能端選擇端輸出端A1A0Y00

0D000

1D101

0D201

1D31

0禁止?fàn)顟B(tài)單個4選1數(shù)據(jù)選擇器的功能圖（2-123）74LS153管腳圖選擇端選擇端使能端：低電平有效使能端：低電平有效數(shù)據(jù)輸入端數(shù)據(jù)輸入端

輸出端

輸出端74LS15312345678161514131211109（2-124）例題試用雙4選1數(shù)據(jù)選擇器74LS153組成一個8選1的數(shù)據(jù)選擇器。分析：

如果用兩個4選1數(shù)據(jù)選擇器，可以有8個數(shù)據(jù)輸入端，輸入端夠用。為了能指定8個輸入數(shù)據(jù)中的任何一個，必須用3位輸入地址代碼（23=8種組合）。而4選1數(shù)據(jù)選擇器的輸入地址代碼只有兩位，第三位地址輸入端只能借用控制端。（2-125）例：試用雙4選1數(shù)據(jù)選擇器74LS153組成一個8選1的數(shù)據(jù)選擇器。二、數(shù)據(jù)選擇器的應(yīng)用1、數(shù)據(jù)選擇器的擴(kuò)展（2-126）2、用數(shù)據(jù)選擇器設(shè)計組合邏輯電路分析：具有兩位地址輸入A1、A0的4選1數(shù)據(jù)選擇器在S=1時，輸出與輸入的邏輯關(guān)系：若A1、A0將作為兩個輸入變量，同時令D0~D3為第三個輸入變量的適當(dāng)狀態(tài)（包括原變量、反變量、1和0），就可以在數(shù)據(jù)選擇器的輸出端產(chǎn)生任何形式的三變量組合邏輯電路。使能端選擇端輸出端A1A0Y00

0D000

1D101

0D201

1D31

0（2-127）例題試用4選1數(shù)據(jù)選擇器實現(xiàn)如下要求的三變量組合邏輯電路。解：將上式化為與4選1數(shù)據(jù)選擇器的輸出邏輯函數(shù)完全符合的形式。將該結(jié)果與4選1數(shù)據(jù)選擇器的輸出邏輯函數(shù)對照得出：（2-128）根據(jù)得出的關(guān)系式，連接電路圖即可得出所需要的組合邏輯電路。（2-129）§11.6組合邏輯電路中的競爭-冒險現(xiàn)象

前面