EDA實(shí)驗(yàn)報(bào)告之?dāng)?shù)字鐘 中國(guó)地質(zhì)大學(xué)

EDA實(shí)驗(yàn)報(bào)告——簡(jiǎn)單數(shù)字鐘的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、了解數(shù)字鐘的工作原理。2、進(jìn)一步學(xué)習(xí)QuartusII中基于VHDL設(shè)計(jì)的流程。3、掌握VHDL編寫中的一些小技巧。4、掌握簡(jiǎn)單時(shí)序邏輯電路的設(shè)計(jì)方法與功能仿真技巧。二、實(shí)驗(yàn)原理及內(nèi)容實(shí)驗(yàn)原理簡(jiǎn)單數(shù)字鐘應(yīng)該具有顯示時(shí)－分－秒的功能。首先要知道鐘表的工作機(jī)理，整個(gè)鐘表的工作應(yīng)該是在1Hz信號(hào)的作用下進(jìn)行，這樣每來(lái)一個(gè)時(shí)鐘信號(hào)，秒增加1秒，當(dāng)秒從59秒跳轉(zhuǎn)到00秒時(shí)，分鐘增加1分，同時(shí)當(dāng)分鐘從59分跳轉(zhuǎn)三．實(shí)驗(yàn)內(nèi)容1、用原理圖的方式編寫一個(gè)12/24進(jìn)制的計(jì)數(shù)器，并創(chuàng)建為SYMBOL文件。2、用VHDL的方式編寫一個(gè)60進(jìn)制的計(jì)數(shù)器，并創(chuàng)建為SYMBOL文件。3、創(chuàng)建頂層文件。調(diào)用已編寫的SYMBOL文件，設(shè)計(jì)簡(jiǎn)單的數(shù)字鐘電路。2、對(duì)所編寫的電路進(jìn)行編譯及正確的仿真。二十四進(jìn)制VHDLLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT24ISPORT(CP,EN,Rd,LD:INSTD_LOGIC; D:INSTD_LOGIC_VECTOR(5DOWNTO0); Co:OUTSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(5DOWNTO0));ENDCNT24;ARCHITECTURESTROFCNT24IS SIGNALQN:STD_LOGIC_VECTOR(5DOWNTO0); BEGIN Co<='1'WHEN(QN="010111"ANDEN='1')ELSE'0';PROCESS(CP,RD) BEGIN IF(Rd='0')THEN QN<="000000"; ELSIF(CP'EVENTANDCP='1')THEN IF(LD='0')THEN QN<=D; ELSIF(EN='1')THEN QN<=QN+1; ENDIF; ENDIF; ENDPROCESS;Q<=QN;ENDSTR;六十進(jìn)制VHDLLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYjsq60ISPORT(en,rd,cp:INSTD_LOGIC;qh:bufferSTD_LOGIC_VECTOR(3DOWNTO0);ql:bufferSTD_LOGIC_VECTOR(3DOWNTO0);Co:OUTSTD_LOGIC);ENDjsq60;ARCHITECTUREbOFjsq60ISBEGINCo<='1'when(qh="0101"andql="1001"anden='1')else'0';PROCESS(cp,rd)BEGINIF(rd='0')THENqh<="0000";ql<="0000";ELSIF(cp'EVENTANDcp='1')THENIF(en='1')THENIF(ql=9)THENql<="0000";IF(qh=5)THENqh<="0000";ELSEqh<=qh+1;endif;elseql<=ql+1;endif;endif;ENDIF;ENDPROCESS;ENDb;原理圖四、運(yùn)行結(jié)果２４進(jìn)制６０進(jìn)制時(shí)鐘仿真結(jié)果五、實(shí)驗(yàn)總結(jié)此設(shè)計(jì)問題可分為主控電路，計(jì)數(shù)器模塊