數(shù)字集成電路：時序邏輯電路設(shè)計

數(shù)字集成電路

-電路、系統(tǒng)與設(shè)計時序邏輯電路設(shè)計時序邏輯命名習(xí)慣

鎖存器是電平觸發(fā)

寄存器是邊沿觸發(fā)鎖存器與寄存器鎖存器

時鐘下降沿存儲數(shù)據(jù)DClkQDClkQ寄存器

時鐘下降沿存儲數(shù)據(jù)

ClkClkDDQQ鎖存器時間定義tCLKtDtc2qtholdtsutQ數(shù)據(jù)穩(wěn)定數(shù)據(jù)穩(wěn)定寄存器CLKDQ最大時鐘頻率Also:tcdreg+tcdlogic>tholdtcd:contaminationdelay=minimumdelaytclk-Q+tp,comb

+tsetup=T正反饋:穩(wěn)態(tài)Vo1Vi25Vo1Vi25Vo1Vi1ACBVo2Vi1=Vo2Vo1Vi2Vi2=Vo1亞穩(wěn)態(tài)多路開關(guān)型鎖存器負鎖存器正鎖存器CLK10DQ0CLK1DQ多路開關(guān)型鎖存器靜態(tài)鎖存器DCLKCLKDConvertingintoaMUXForcingthestate(canimplementasNMOS-only)Usetheclockasadecouplingsignal,

thatdistinguishesbetweenthetransparentandopaquestates多路開關(guān)型鎖存器電路圖不重疊時鐘基于主從結(jié)構(gòu)的正沿觸發(fā)寄存器主從型寄存器建立時間傳播延時減小時鐘負載的

靜態(tài)主從寄存器避免時鐘重疊CLKCLKAB(a)電路圖(b)一對時鐘重疊XDQCLKCLKCLKCLK基于NOR的SR觸發(fā)器基于NAND的SR觸發(fā)器尺寸問題存儲結(jié)構(gòu)DCLKCLKQ動態(tài)(基于負載)靜態(tài)使動態(tài)鎖存器成為偽靜態(tài)更精確的建立時間建立/保持時間圖解Circuitbeforeclockarrival(Setup-1case)建立/保持時間圖解Circuitbeforeclockarrival(Setup-1case)建立/保持時間圖解Circuitbeforeclockarrival(Setup-1case)建立/保持時間圖解Circuitbeforeclockarrival(Setup-1case)建立/保持時間圖解Circuitbeforeclockarrival(Setup-1case)建立/保持時間圖解Hold-1case0建立/保持時間圖解Hold-1case0建立/保持時間圖解Hold-1case0Setup/HoldTimeIllustrationsHold-1case0建立/保持時間圖解Hold-1case0其他鎖存器/寄存器:C2MOS時鐘重疊期間M1DQM4M200VDDXM5M8M6VDD(a)(0-0)重疊M3M1DQM21VDDXM71M5M6VDD(b)(1-1)重疊其他鎖存器/寄存器:TSPC反向鎖存器(transparentwhenCLK=0)正向鎖存器(transparentwhenCLK=1)TSPC所包含的邏輯AND鎖存器在鎖存器中包括邏輯TSPC寄存器脈沖觸發(fā)鎖存器

可選擇方法Master-SlaveLatchesDClkQDClkQClkDataDClkQClkDataPulse-TriggeredLatchL1L2LWaystodesignanedge-triggeredsequentialcell:脈沖鎖存器脈沖鎖存器數(shù)據(jù)流過正沿觸發(fā)寄存器短脈沖寄存器的建立時間流水線參考電路流水線電路鎖存型流水線

非雙穩(wěn)時序電路─

施密特觸發(fā)器非反向施密特觸發(fā)器

用施密特觸發(fā)器抑制噪聲CMOS施密特觸發(fā)器Movesswitchingthresholdofthefirstinverter施密特觸發(fā)器模擬結(jié)果2.5VX(V)VM2VM1Vin(V)具有滯環(huán)的電壓傳輸特性.改變pmos期間M4的尺寸比的影響M4寬度為K*0.52.01.51.00.50.00.00.51.01.52.02.52.5Vx(V)k=2k=3k=4k=1Vin(V)2.01.51.00.50.00.00.51.01.52.02.5施密特觸發(fā)器(2)多頻振蕩器電路單穩(wěn)時序電路單穩(wěn)觸發(fā)(基于RC)不穩(wěn)電路012N-1環(huán)形振蕩器5級環(huán)形振蕩器的模擬波形松弛振蕩器電壓控制振蕩器差分延時元件和VCO拓撲結(jié)構(gòu)in2兩級VCOv1v2v3v4