門(mén)電路和組合邏輯電路七

關(guān)于門(mén)電路和組合邏輯電路七模擬信號(hào)數(shù)字信號(hào)電子電路中的信號(hào)模擬信號(hào)：在時(shí)間上或數(shù)值上連續(xù)變化的信號(hào)。

處理模擬信號(hào)的電路稱為模擬電路。如整流電路、放大電路等，注重研究的是輸入和輸出信號(hào)間的大小及相位關(guān)系。

在模擬電路中,晶體管通常工作在放大區(qū)。第2頁(yè),共138頁(yè)，2024年2月25日，星期天數(shù)字信號(hào)(也稱脈沖信號(hào))：

在時(shí)間上和數(shù)值上都是不連續(xù)變化的，即是一種躍變信號(hào)，并且持續(xù)時(shí)間短暫。

處理數(shù)字信號(hào)的電路稱為數(shù)字電路，它注重研究的是輸入、輸出信號(hào)之間的邏輯關(guān)系。

在數(shù)字電路中，晶體管一般工作在截止區(qū)和飽和區(qū),起開(kāi)關(guān)的作用。第3頁(yè),共138頁(yè)，2024年2月25日，星期天前面幾章討論的都是模擬電路，后面幾章將討論的是數(shù)字電路。數(shù)字電路和模擬電路都是電子技術(shù)的重要基礎(chǔ)。數(shù)字電路的廣泛應(yīng)用和高度發(fā)展，標(biāo)志著現(xiàn)代電子技術(shù)的水準(zhǔn)，電子計(jì)算機(jī)、數(shù)字式儀表、數(shù)字化通信以及繁多的數(shù)字控制裝置等都是以數(shù)字電路為基礎(chǔ)。第4頁(yè),共138頁(yè)，2024年2月25日，星期天20.1.1數(shù)制在數(shù)字體制中，常用的是十進(jìn)制,它有0～9十個(gè)數(shù)碼，計(jì)數(shù)規(guī)則為“逢十進(jìn)一”

。20.1數(shù)制和脈沖信號(hào)1.常用數(shù)制數(shù)制是計(jì)數(shù)進(jìn)位制的簡(jiǎn)稱。在數(shù)字電路中常用的數(shù)制有十進(jìn)制、二進(jìn)制、八進(jìn)制和十六進(jìn)制。

(1)十進(jìn)制

各個(gè)數(shù)碼處于十進(jìn)制數(shù)的不同數(shù)位時(shí),所代表的數(shù)值不同,即不同數(shù)位有不同數(shù)位的“位權(quán)”值。整數(shù)部分從低位至高位每位的權(quán)依次為：100、101、102、…;小數(shù)部分從高位至低位每位的權(quán)依次為：10

1

、10–2、

10–3、…

。十進(jìn)制的基數(shù)(底數(shù))是10。如：(123.45)10=1

102+2101+3100+410

1+510

2

第5頁(yè),共138頁(yè)，2024年2月25日，星期天(2)二進(jìn)制

二進(jìn)制有0和1兩個(gè)數(shù)碼，基數(shù)是2，計(jì)數(shù)規(guī)則為“逢二進(jìn)一”。二進(jìn)制數(shù)可轉(zhuǎn)換為十進(jìn)制數(shù)，例如：

(110101.01)2=1

25+124+0

23+122+021+120+02-1+12-2

=(53.25)10(3)八進(jìn)制

八進(jìn)制有0~8八個(gè)數(shù)碼，基數(shù)是8，計(jì)數(shù)規(guī)則為“逢八進(jìn)一”。八進(jìn)制數(shù)可轉(zhuǎn)換為十進(jìn)制數(shù)，例如：

(32.4)8=3

81+280+4

8?1=(26.5)10第6頁(yè),共138頁(yè)，2024年2月25日，星期天(4)十六進(jìn)制

十六進(jìn)制有0~9,A(10),B(11),C(12)，D(13)，E(14)，F(xiàn)(15)十六個(gè)數(shù)碼，基數(shù)是16，計(jì)數(shù)規(guī)則為“逢十六進(jìn)一”。十六進(jìn)制數(shù)可轉(zhuǎn)換為十進(jìn)制數(shù)，例如：

(3B.6E)16=3

161+B160+6

16?1+14

16?2

(59.4)102.十進(jìn)制數(shù)轉(zhuǎn)換為任意進(jìn)制數(shù)

(1)十

二進(jìn)制轉(zhuǎn)換

十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)分整數(shù)和凈小數(shù)兩部分進(jìn)行。

整數(shù)部分的轉(zhuǎn)換采取除2取余法，直到商為零為止。

例如將十進(jìn)制數(shù)(27.35)10

轉(zhuǎn)換成二進(jìn)制數(shù)。第7頁(yè),共138頁(yè)，2024年2月25日，星期天………………余數(shù)1(d0)………………余數(shù)1(d1)………………余數(shù)0(d2)………………余數(shù)1(d3)………………余數(shù)1(d4)227

213

26

23

21

0整數(shù)部分的轉(zhuǎn)換(除2取余法，直到商為零為止。凈小數(shù)部分的轉(zhuǎn)換采取乘2取整法，直到滿足規(guī)定的位數(shù)為止。0.352=0.7……整數(shù)0(d1)0.72=1.4……整數(shù)1(d2)0.42=0.8……整數(shù)0(d3)0.82=1.6……整數(shù)1(d2)0.62=1.2……整數(shù)1(d5)0.22=0.4……整數(shù)0(d6)(27.35)10=(d4d3d2d1d0.d-1d-2d-3d-4d-5d-6)=(11011.010110)2第8頁(yè),共138頁(yè)，2024年2月25日，星期天(2)十

八進(jìn)制轉(zhuǎn)換十進(jìn)制數(shù)二進(jìn)制數(shù)將二進(jìn)制數(shù)整數(shù)部分從低位開(kāi)始每3位劃為一組；將小數(shù)部分從高位開(kāi)始每3位劃為一組。例：將十進(jìn)制數(shù)27.35轉(zhuǎn)換成八進(jìn)制數(shù)。(27.35)10=(33.26)8(011011.010110)2(33.26)8(3)十

十六進(jìn)制轉(zhuǎn)換(00011011.01011000)2(1B.58)16(27.35)10=(1B.58)16第9頁(yè),共138頁(yè)，2024年2月25日，星期天脈沖幅度A脈沖上升沿tr

脈沖周期T脈沖下降沿tf

脈沖寬度tp

脈沖信號(hào)的部分參數(shù)：實(shí)際的矩形波20.1.2脈沖信號(hào)脈沖信號(hào)有正和負(fù)之分。正脈沖：脈沖躍變后的值比初始值高。負(fù)脈沖：脈沖躍變后的值比初始值低。第10頁(yè),共138頁(yè)，2024年2月25日，星期天20.2基本門(mén)電路及其組合

邏輯門(mén)電路是數(shù)字電路中最基本的邏輯元件。

所謂門(mén)就是一種開(kāi)關(guān)，它能按照一定的條件去控制信號(hào)通過(guò)或不通過(guò)。門(mén)電路的輸入和輸出之間存在一定的邏輯關(guān)系(因果關(guān)系)，所以門(mén)電路又稱為邏輯門(mén)電路。20.2.1邏輯門(mén)電路的基本概念

基本邏輯關(guān)系為與、或、非三種。下面通過(guò)例子說(shuō)明邏輯電路的概念及與、或、非

的意義。第11頁(yè),共138頁(yè)，2024年2月25日，星期天設(shè)開(kāi)關(guān)斷開(kāi)、燈不亮用邏輯0表示,開(kāi)關(guān)閉合、燈亮用邏輯1表示。邏輯表達(dá)式

Y=A?B1.與邏輯關(guān)系

與邏輯關(guān)系是指當(dāng)決定某事件的條件全部具備時(shí)，該事件才發(fā)生。0001011101

00ABY狀態(tài)表YBA第12頁(yè),共138頁(yè)，2024年2月25日，星期天2.或邏輯關(guān)系

或邏輯關(guān)系是指當(dāng)決定某事件的條件之一具備時(shí),該事件就發(fā)生。邏輯表達(dá)式

Y=A+B000111110110ABY狀態(tài)表第13頁(yè),共138頁(yè)，2024年2月25日，星期天3.非邏輯關(guān)系非邏輯關(guān)系是否定或相反的意思。邏輯表達(dá)式

Y=A狀態(tài)表101AY0第14頁(yè),共138頁(yè)，2024年2月25日，星期天由電子電路實(shí)現(xiàn)邏輯運(yùn)算時(shí)，它的輸入和輸出信號(hào)都是用電位(或稱電平)的高低表示的。高電平和低電平都不是一個(gè)固定的數(shù)值,而是有一定的變化范圍。門(mén)電路是用以實(shí)現(xiàn)邏輯關(guān)系的電子電路，與前面所講過(guò)的基本邏輯關(guān)系相對(duì)應(yīng)。

門(mén)電路主要有：與門(mén)、或門(mén)、非門(mén)、與非門(mén)、或非門(mén)、異或門(mén)等。20.2.2

分立元器件基本邏輯門(mén)電路20.2基本門(mén)電路及其組合第15頁(yè),共138頁(yè)，2024年2月25日，星期天100VUCC高電平低電平第16頁(yè),共138頁(yè)，2024年2月25日，星期天1.二極管與門(mén)電路

(1)電路(2)工作原理輸入A、B全為高電平1，輸出Y為1。輸入A、B不全為1，輸出Y

為0。與門(mén)邏輯狀態(tài)表1

000第17頁(yè),共138頁(yè)，2024年2月25日，星期天1.二極管與門(mén)電路(3)邏輯關(guān)系:與

邏輯即：有0出

0，

全

1出

1。邏輯表達(dá)式

Y=A?B邏輯符號(hào)與門(mén)邏輯狀態(tài)表第18頁(yè),共138頁(yè)，2024年2月25日，星期天(2)工作原理輸入A、B全為低電平0，輸出Y為0。輸入A、B有一個(gè)為1，輸出Y

為1。11102.二極管或門(mén)電路

(1)電路00011101或門(mén)邏輯狀態(tài)表ABY輸入輸出第19頁(yè),共138頁(yè)，2024年2月25日，星期天2.二極管或門(mén)電路(3)邏輯關(guān)系

:

或邏輯即：有1出

1，

全

0出

0。Y=A+B邏輯表達(dá)式邏輯符號(hào)第20頁(yè),共138頁(yè)，2024年2月25日，星期天3.晶體管非門(mén)電路截止(2)邏輯表達(dá)式

Y=A01

(1)電路01

1

010AY

非門(mén)邏輯狀態(tài)表飽和第21頁(yè),共138頁(yè)，2024年2月25日，星期天1.與非門(mén)電路有

0出

1

，全

1出

0。與非門(mén)20.2.3

基本邏輯門(mén)電路的組合邏輯表達(dá)式Y(jié)=A?B

與門(mén)

非門(mén)

與非邏輯狀態(tài)表第22頁(yè),共138頁(yè)，2024年2月25日，星期天或非門(mén)20.2.3

基本邏輯門(mén)電路的組合2.或非門(mén)電路有

1出

0

，全

0出

1。Y=A+B邏輯表達(dá)式

或非邏輯狀態(tài)表第23頁(yè),共138頁(yè)，2024年2月25日，星期天&A例：根據(jù)輸入波形畫(huà)出輸出波形ABY1有

0出

0，全

1出

1。有

1出

1，全

0出

0。Y2第24頁(yè),共138頁(yè)，2024年2月25日，星期天3.與或非門(mén)電路20.2.3

基本邏輯門(mén)電路的組合Y=A?B+C?D邏輯表達(dá)式邏輯符號(hào)第25頁(yè),共138頁(yè)，2024年2月25日，星期天20.3TTL門(mén)電路(晶體管—晶體管邏輯門(mén)電路)

TTL門(mén)電路是雙極型集成電路，與分立元件相比,具有速度快、可靠性高和微型化等優(yōu)點(diǎn),目前分立元件電路已被集成電路替代。下面介紹集成與非門(mén)電路的工作原理、特性和參數(shù)。第26頁(yè),共138頁(yè)，2024年2月25日，星期天輸入級(jí)中間級(jí)輸出級(jí)20.3.1TTL與非門(mén)電路1.電路E2E3E1B等效電路C多發(fā)射極晶體管第27頁(yè),共138頁(yè)，2024年2月25日，星期天(1)輸入全為高電平1(3.6V)時(shí)2.工作原理4.3VT2、T5飽和導(dǎo)通鉗位2.1V發(fā)射結(jié)反偏截止

0(0.3V)負(fù)載電流（灌電流）輸入全高

1輸出為低

01VT1R1+UCC3.6V

1第28頁(yè),共138頁(yè)，2024年2月25日，星期天

T5YR3R5AB

CR4R2R1

T3

T4T2+5V

T12.工作原理T2、T5截止負(fù)載電流（拉電流）(0.3V)

1

0輸入有低

0輸出為高

11V(2)輸入端有任一低電平0(0.3V)流過(guò)發(fā)射結(jié)的電流為正向電流5VVY(5

0.7

0.7)V

=3.6V第29頁(yè),共138頁(yè)，2024年2月25日，星期天有0出1全1出0

與非邏輯關(guān)系與非門(mén)邏輯表達(dá)式Y(jié)=A?B?C第30頁(yè),共138頁(yè)，2024年2月25日，星期天74LS20、74LS00引腳排列示意圖第31頁(yè),共138頁(yè)，2024年2月25日，星期天(1)電壓傳輸特性輸出電壓UO與輸入電壓UI的關(guān)系。3.TTL與非門(mén)特性及參數(shù)電壓傳輸特性測(cè)試電路第32頁(yè),共138頁(yè)，2024年2月25日，星期天(2)TTL“與非”門(mén)的參數(shù)電壓傳輸特性典型值3.6V，≥2.4V為合格典型值0.3V，≤0.4V為合格輸出高電平電壓UOH輸出低電平電壓UOL輸出高電平電壓UOH和輸出低電平電壓UOL第33頁(yè),共138頁(yè)，2024年2月25日，星期天

指一個(gè)

與非

門(mén)能帶同類(lèi)門(mén)的最大數(shù)目，它表示帶負(fù)載的能力。對(duì)于TTL與非

門(mén),

NO≥

8。扇出系數(shù)NO平均傳輸延遲時(shí)間tpdTTL的tpd約為10~40ns，此值愈小愈好。第34頁(yè),共138頁(yè)，2024年2月25日，星期天輸入高電平電流IIH和輸入低電平電流IIL

當(dāng)某一輸入端接高電平，其余輸入端接低電平時(shí)，流入該輸入端的電流，稱為高電平輸入電流IIH(

A)。

當(dāng)某一輸入端接低電平，其余輸入端接高電平時(shí)，流出該輸入端的電流，稱為低電平輸入電流IIL(mA)。若要保證輸出為高電平，則對(duì)電阻值有限制RIIL<UNLIIL第35頁(yè),共138頁(yè)，2024年2月25日，星期天

DE20.3.2三態(tài)輸出與非門(mén)電路

1電路

D控制端截止第36頁(yè),共138頁(yè)，2024年2月25日，星期天20.3.2三態(tài)輸出與非門(mén)電路

0電路1V1V當(dāng)控制端為低電平0時(shí),輸出Y處于開(kāi)路狀態(tài)，也稱為高阻狀態(tài)。控制端導(dǎo)通第37頁(yè),共138頁(yè)，2024年2月25日，星期天邏輯符號(hào)

0

高阻

0

0

1

1

0

1

1

1

1

0

1

1

1

1

1

0

表示任意態(tài)20.3.2三態(tài)輸出與非門(mén)電路三態(tài)輸出與非狀態(tài)表ABEY功能表輸出高阻第38頁(yè),共138頁(yè)，2024年2月25日，星期天三態(tài)門(mén)應(yīng)用：可實(shí)現(xiàn)用一條總線分時(shí)傳送幾個(gè)不同的數(shù)據(jù)或控制信號(hào)。

1

0

0A1

B1第39頁(yè),共138頁(yè)，2024年2月25日，星期天電路有源負(fù)載20.3.3集電極開(kāi)路與非門(mén)電路(OC門(mén))邏輯符號(hào)第40頁(yè),共138頁(yè)，2024年2月25日，星期天OC門(mén)的特點(diǎn)：(1)輸出端可直接驅(qū)動(dòng)負(fù)載如：(2)幾個(gè)輸出端可直接相聯(lián)

1

0

0

0

0第41頁(yè),共138頁(yè)，2024年2月25日，星期天OC門(mén)的特點(diǎn)：如：(2)幾個(gè)輸出端可直接相聯(lián)

1

0

0

1線與功能0(1)輸出端可直接驅(qū)動(dòng)負(fù)載第42頁(yè),共138頁(yè)，2024年2月25日，星期天20.4.1CMOS非門(mén)電路20.4CMOS門(mén)電路

PMOS管NMOS管CMOS管負(fù)載管驅(qū)動(dòng)管(互補(bǔ)對(duì)稱管)A=1時(shí)，T1導(dǎo)通，

T2截止，Y=0A=0時(shí)，T1截止，

T2導(dǎo)通，Y=1Y=A第43頁(yè),共138頁(yè)，2024年2月25日，星期天T4與T3并聯(lián),T1與T2串聯(lián)。當(dāng)A、B都是高電平時(shí),T1

與T2同時(shí)導(dǎo)通，T4與T3同時(shí)截止,輸出Y為低電平。當(dāng)A、B中有一個(gè)是低電平時(shí)，T1與T2中有一個(gè)截止，T4與T3中有一個(gè)導(dǎo)通,輸出Y為高電平。與非門(mén)電路1.電路2.工作原理第44頁(yè),共138頁(yè)，2024年2月25日，星期天

當(dāng)A、B中有一個(gè)是高電平時(shí)，T1

與T2中有一個(gè)導(dǎo)通，T4

與T3中有一個(gè)截止，輸出Y為低電平。

當(dāng)A、B都是低電平時(shí)，T1

與T2同時(shí)截止，T4與T3同時(shí)導(dǎo)通；輸出Y為高電平。20.4.3CMOS或非門(mén)電路1.電路2.工作原理第45頁(yè),共138頁(yè)，2024年2月25日，星期天20.4.4CMOS傳輸門(mén)電路1.電路

2.工作原理設(shè)兩管開(kāi)啟電壓絕對(duì)值均為3V。10V0V可見(jiàn)uI在0~10V連續(xù)變化時(shí)，至少有一個(gè)管子導(dǎo)通,傳輸門(mén)打開(kāi),(相當(dāng)于開(kāi)關(guān)接通),uI可傳輸?shù)捷敵龆?即uO=uI，所以COMS傳輸門(mén)可以傳輸模擬信號(hào)，也稱為模擬開(kāi)關(guān)。（0~7V）導(dǎo)通（3~10V）導(dǎo)通第46頁(yè),共138頁(yè)，2024年2月25日，星期天0V10V可見(jiàn)uI在0~10V連續(xù)變化時(shí)，兩管子均截止,傳輸門(mén)關(guān)斷，(相當(dāng)于開(kāi)關(guān)斷開(kāi))uI不能傳輸?shù)捷敵龆?。?~10V）截止截止結(jié)論：C=1(C=0)時(shí)傳輸門(mén)開(kāi)通。C=0(C=1)時(shí)傳輸門(mén)關(guān)斷。20.4.4CMOS傳輸門(mén)電路1.電路

2.工作原理設(shè)兩管開(kāi)啟電壓絕對(duì)值均為3V。第47頁(yè),共138頁(yè)，2024年2月25日，星期天20.4.4CMOS傳輸門(mén)電路開(kāi)關(guān)電路

1開(kāi)通

0關(guān)斷第48頁(yè),共138頁(yè)，2024年2月25日，星期天CMOS電路優(yōu)點(diǎn)(1)靜態(tài)功耗低(每門(mén)只有0.01mW,TTL每門(mén)10mW)(2)抗干擾能力強(qiáng)(3)扇出系數(shù)大(4)允許電源電壓范圍寬(3~18V)TTL電路優(yōu)點(diǎn)(1)開(kāi)關(guān)速度快(2)抗干擾能力強(qiáng)(3)帶負(fù)載能力強(qiáng)第49頁(yè),共138頁(yè)，2024年2月25日，星期天20.5邏輯代數(shù)

邏輯代數(shù)（又稱布爾代數(shù)），它是分析設(shè)計(jì)邏輯電路的數(shù)學(xué)工具。雖然它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有0，1兩種，分別稱為邏輯0和邏輯1。這里0和1并不表示數(shù)量的大小，而是表示兩種相互對(duì)立的邏輯狀態(tài)。

邏輯代數(shù)所表示的是邏輯關(guān)系，而不是數(shù)量關(guān)系。這是它與普通代數(shù)的本質(zhì)區(qū)別。第50頁(yè),共138頁(yè)，2024年2月25日，星期天1.常量與變量的關(guān)系20.5.1邏輯代數(shù)運(yùn)算法則2.邏輯代數(shù)的基本運(yùn)算法則自等律0-1律重疊律還原律互補(bǔ)律交換律第51頁(yè),共138頁(yè)，2024年2月25日，星期天2.邏輯代數(shù)的基本運(yùn)算法則普通代數(shù)不適用！證明:結(jié)合律分配律A+1=1

AA=A.第52頁(yè),共138頁(yè)，2024年2月25日，星期天110011111100反演律列狀態(tài)表證明：AB00011011111001000000吸收律

(1)A+AB=A

(2)

A(A+B)=A對(duì)偶式第53頁(yè),共138頁(yè)，2024年2月25日，星期天對(duì)偶關(guān)系：將某邏輯表達(dá)式中的與(?)換成或

(+)，或(+)換成與(?)，得到一個(gè)新的邏輯表達(dá)式，即為原邏輯式的對(duì)偶式。若原邏輯恒等式成立，則其對(duì)偶式也成立。證明：A+AB=A（3）（4）對(duì)偶式（5）（6）對(duì)偶式第54頁(yè),共138頁(yè)，2024年2月25日，星期天20.5.2邏輯函數(shù)的表示方法表示方法邏輯式邏輯狀態(tài)表邏輯圖卡諾圖下面舉例說(shuō)明這四種表示方法。例：有一T形走廊，在相會(huì)處有一路燈,在進(jìn)入走廊的A、B、C三地各有控制開(kāi)關(guān)，都能獨(dú)立進(jìn)行控制。任意閉合一個(gè)開(kāi)關(guān),燈亮；任意閉合兩個(gè)開(kāi)關(guān),燈滅；三個(gè)開(kāi)關(guān)同時(shí)閉合，燈亮。設(shè)A、B、C代表三個(gè)開(kāi)關(guān)(輸入變量)；Y代表燈(輸出變量)。第55頁(yè),共138頁(yè)，2024年2月25日，星期天

(1)列邏輯狀態(tài)表設(shè)：開(kāi)關(guān)閉合其狀態(tài)為1，斷開(kāi)為

0。燈亮狀態(tài)為1，燈滅為

0。三輸入變量有八種組合狀態(tài)。n輸入變量有2n種組合狀態(tài)。第56頁(yè),共138頁(yè)，2024年2月25日，星期天2.邏輯式取Y=1(或Y=0)列邏輯式。取Y=1

用

與、或、非等運(yùn)算來(lái)表達(dá)邏輯函數(shù)的表達(dá)式。由邏輯狀態(tài)表寫(xiě)出邏輯式一種組合中，輸入變量之間是與關(guān)系。

0000

A

B

C

Y0011010101101001101011001111對(duì)應(yīng)于Y=1，若輸入變量為1，則取輸入變量本身(如A)；若輸入變量為

0，則取其反變量(如A)。第57頁(yè),共138頁(yè)，2024年2月25日，星期天各組合之間是或關(guān)系2.邏輯式反之，也可由邏輯式列出狀態(tài)表。

0000

A

B

C

Y0011010101101001101011001111第58頁(yè),共138頁(yè)，2024年2月25日，星期天3.邏輯圖第59頁(yè),共138頁(yè)，2024年2月25日，星期天20.5.3邏輯函數(shù)的化簡(jiǎn)

由邏輯狀態(tài)表直接寫(xiě)出的邏輯式及由此畫(huà)出的邏輯圖，一般比較復(fù)雜；若經(jīng)過(guò)簡(jiǎn)化，則可使用較少的邏輯門(mén)實(shí)現(xiàn)同樣的邏輯功能。從而可節(jié)省器件,降低成本，提高電路工作的可靠性。利用邏輯代數(shù)變換，可用不同的門(mén)電路實(shí)現(xiàn)相同的邏輯功能。化簡(jiǎn)方法公式法卡諾圖法第60頁(yè),共138頁(yè)，2024年2月25日，星期天1.用與非門(mén)構(gòu)成基本門(mén)電路(2)應(yīng)用與非門(mén)構(gòu)成或門(mén)電路(1)應(yīng)用與非門(mén)構(gòu)成與門(mén)電路由邏輯代數(shù)運(yùn)算法則由邏輯代數(shù)運(yùn)算法則第61頁(yè),共138頁(yè)，2024年2月25日，星期天(3)應(yīng)用與非門(mén)構(gòu)成非門(mén)電路(4)用與非門(mén)構(gòu)成或非門(mén)由邏輯代數(shù)運(yùn)算法則：第62頁(yè),共138頁(yè)，2024年2月25日，星期天2.應(yīng)用邏輯代數(shù)運(yùn)算法則化簡(jiǎn)(1)并項(xiàng)法(2)配項(xiàng)法第63頁(yè),共138頁(yè)，2024年2月25日，星期天(3)加項(xiàng)法(4)吸收法吸收第64頁(yè),共138頁(yè)，2024年2月25日，星期天化簡(jiǎn)吸收吸收吸收吸收第65頁(yè),共138頁(yè)，2024年2月25日，星期天

3.應(yīng)用卡諾圖化簡(jiǎn)卡諾圖:是與變量的最小項(xiàng)對(duì)應(yīng)的按一定規(guī)則排列的方格圖，每一小方格填入一個(gè)最小項(xiàng)。

(1)最小項(xiàng)對(duì)于n輸入變量有2n

種組合,其相應(yīng)的乘積項(xiàng)也有2n

個(gè)，則每一個(gè)乘積項(xiàng)就稱為一個(gè)最小項(xiàng)。其特點(diǎn)是每個(gè)輸入變量均在其中以原變量和反變量形式出現(xiàn)一次，且僅一次。如：三個(gè)變量有8種組合，最小項(xiàng)就是8個(gè),卡諾圖也相應(yīng)有8個(gè)小方格。在卡諾圖的行和列分別標(biāo)出變量及其狀態(tài)。第66頁(yè),共138頁(yè)，2024年2月25日，星期天

(2)卡諾圖任意兩個(gè)相鄰最小項(xiàng)之間只有一個(gè)變量改變二變量四變量三變量二進(jìn)制數(shù)對(duì)應(yīng)的十進(jìn)制數(shù)編號(hào)第67頁(yè),共138頁(yè)，2024年2月25日，星期天(2)卡諾圖(a)根據(jù)狀態(tài)表畫(huà)出卡諾圖如:將輸出變量為1的填入對(duì)應(yīng)的小方格，為0的可不填。第68頁(yè),共138頁(yè)，2024年2月25日，星期天(2)卡諾圖（b)根據(jù)邏輯式畫(huà)出卡諾圖將邏輯式中的最小項(xiàng)分別用1填入對(duì)應(yīng)的小方格。如果邏輯式中最小項(xiàng)不全，可不填。如:注意：如果邏輯式不是由最小項(xiàng)構(gòu)成，一般應(yīng)先化為最小項(xiàng)，或按本課件中例3方法填寫(xiě)。第69頁(yè),共138頁(yè)，2024年2月25日，星期天解：①(a)將取值為1的相鄰小方格圈成圈。(b)所圈取值為1的相鄰小方格的個(gè)數(shù)應(yīng)為2n(n=0，1，2…)。(3)應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)例1.將用卡諾圖表示并化簡(jiǎn)。步驟1.卡諾圖2.合并最小項(xiàng)3.寫(xiě)出最簡(jiǎn)與或邏輯式第70頁(yè),共138頁(yè)，2024年2月25日，星期天(3)應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)解：三個(gè)圈最小項(xiàng)分別為

合并最小項(xiàng)

寫(xiě)出簡(jiǎn)化邏輯式卡諾圖化簡(jiǎn)法：保留一個(gè)圈內(nèi)最小項(xiàng)的相同變量，而消去相反變量。第71頁(yè),共138頁(yè)，2024年2月25日，星期天00ABC100111101111解：寫(xiě)出簡(jiǎn)化邏輯式多余AB00011110CD000111101111相鄰例2.

應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)(1)(2)

第72頁(yè),共138頁(yè)，2024年2月25日，星期天解：寫(xiě)出簡(jiǎn)化邏輯式AB00011110CD000111101例3.

應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)111111111含A均填1注意：1.圈的個(gè)數(shù)應(yīng)最少2.每個(gè)“圈”要最大

3.每個(gè)“圈”至少要包含一個(gè)未被圈過(guò)的最小項(xiàng)。第73頁(yè),共138頁(yè)，2024年2月25日，星期天20.6

組合邏輯電路的分析與設(shè)計(jì)

組合邏輯電路：任何時(shí)刻電路的輸出狀態(tài)只取決于該時(shí)刻的輸入狀態(tài)，而與該時(shí)刻以前的電路狀態(tài)無(wú)關(guān)。組合邏輯電路框圖第74頁(yè),共138頁(yè)，2024年2月25日，星期天20.6.1組合邏輯電路的分析

(1)由邏輯圖寫(xiě)出輸出端的邏輯表達(dá)式(2)運(yùn)用邏輯代數(shù)化簡(jiǎn)或變換(3)列邏輯狀態(tài)表(4)分析邏輯功能已知邏輯電路確定邏輯功能分析步驟：第75頁(yè),共138頁(yè)，2024年2月25日，星期天例1：分析下圖的邏輯功能。解：(1)寫(xiě)出邏輯表達(dá)式(2)應(yīng)用邏輯代數(shù)化簡(jiǎn)反演律反演律第76頁(yè),共138頁(yè)，2024年2月25日，星期天

(3)列邏輯狀態(tài)表=A

B邏輯式

(4)分析邏輯功能

邏輯符號(hào)輸入相同輸出為0，輸入相異輸出為

1，稱為異或邏輯關(guān)系。這種電路稱異或門(mén)。第77頁(yè),共138頁(yè)，2024年2月25日，星期天例2：某一組合邏輯電路如圖所示，試分析其邏輯功能。解：(1)由邏輯圖寫(xiě)邏輯表達(dá)式，并化簡(jiǎn)第78頁(yè),共138頁(yè)，2024年2月25日，星期天

(2)由邏輯式列出邏輯狀態(tài)表(3)分析邏輯功能只當(dāng)A、B、C全為0或全為1時(shí)，輸出Y才為1，否則為0。故該電路為判一致電路，可用于判斷三輸入端的狀態(tài)是否一致。第79頁(yè),共138頁(yè)，2024年2月25日，星期天20.6.2組合邏輯電路的設(shè)計(jì)根據(jù)邏輯功能要求邏輯電路設(shè)計(jì)

(1)由邏輯要求，列出邏輯狀態(tài)表

(2)由邏輯狀態(tài)表寫(xiě)出邏輯表達(dá)式

(3)簡(jiǎn)化和變換邏輯表達(dá)式

(4)畫(huà)出邏輯圖設(shè)計(jì)步驟如下：第80頁(yè),共138頁(yè)，2024年2月25日，星期天例1：設(shè)計(jì)一個(gè)三人(A、B、C)表決電路。每人有一按鍵，如果贊同，按鍵，表示1；如不贊同，不按鍵，表示0。表決結(jié)果用指示燈表示，多數(shù)贊同,燈亮為1，反之燈不亮為0。解:(1)列邏輯狀態(tài)表

(2)寫(xiě)出邏輯表達(dá)式取

Y=1

(或Y=0)

列邏輯式。對(duì)應(yīng)于Y=1，若輸入變量為

1，則取輸入變量本身(如A)；若輸入變量為

0則取其反變量(如A)。第81頁(yè),共138頁(yè)，2024年2月25日，星期天(3)用與非門(mén)構(gòu)成邏輯電路在一種組合中，各輸入變量之間是與關(guān)系。各組合之間是或關(guān)系。ABC00100111101111第82頁(yè),共138頁(yè)，2024年2月25日，星期天三人表決電路第83頁(yè),共138頁(yè)，2024年2月25日，星期天例2:

某工廠有A、B、C三個(gè)車(chē)間和一個(gè)自備電站,站內(nèi)有兩臺(tái)發(fā)電機(jī)G1和G2。G1的容量是G2的兩倍。如果一個(gè)車(chē)間開(kāi)工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車(chē)間開(kāi)工,只需G1運(yùn)行，如果三個(gè)車(chē)間同時(shí)開(kāi)工，則G1和G2均需運(yùn)行。試畫(huà)出控制G1和G2運(yùn)行的邏輯圖。設(shè)A、B、C分別表示三個(gè)車(chē)間的開(kāi)工狀態(tài)，開(kāi)工為1，不開(kāi)工為0；G1和

G2運(yùn)行為1，不運(yùn)行為0。解：(1)根據(jù)邏輯要求列狀態(tài)表

首先假設(shè)邏輯變量、邏輯函數(shù)取0、1的含義。第84頁(yè),共138頁(yè)，2024年2月25日，星期天邏輯要求：如果一個(gè)車(chē)間開(kāi)工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車(chē)間開(kāi)工，只需G1運(yùn)行；如果三個(gè)車(chē)間同時(shí)開(kāi)工，則G1和G2均需運(yùn)行。開(kāi)工

1不開(kāi)工

0運(yùn)行

1不運(yùn)行

0(1)根據(jù)邏輯要求列狀態(tài)表0111

0

0

1

0

100011

0

1第85頁(yè),共138頁(yè)，2024年2月25日，星期天(2)由狀態(tài)表寫(xiě)出邏輯式ABC00100111101111或由卡圖諾可得相同結(jié)果

(3)化簡(jiǎn)邏輯式可得第86頁(yè),共138頁(yè)，2024年2月25日，星期天(4)用與非門(mén)構(gòu)成邏輯電路

由邏輯表達(dá)式畫(huà)出卡諾圖，由卡圖諾可知，該函數(shù)不可化簡(jiǎn)。第87頁(yè),共138頁(yè)，2024年2月25日，星期天(5)畫(huà)出邏輯圖第88頁(yè),共138頁(yè)，2024年2月25日，星期天20.7加法器在數(shù)字電路中，常用的組合邏輯電路有加法器、編碼器、譯碼器、數(shù)據(jù)分配器和數(shù)據(jù)選擇器等。下面幾節(jié)分別介紹這幾種典型組合邏輯電路的基本結(jié)構(gòu)、工作原理和使用方法。二進(jìn)制計(jì)數(shù)規(guī)則：0，1兩個(gè)數(shù)碼，“逢二進(jìn)一”。

在數(shù)字系統(tǒng)，尤其是在計(jì)算機(jī)的數(shù)字系統(tǒng)中，二進(jìn)制加法器是它的基本部件之一。加法器:

實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路。第89頁(yè),共138頁(yè)，2024年2月25日，星期天20.7.1半加器半加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，不考慮來(lái)自低位的進(jìn)位。AB兩個(gè)輸入表示兩個(gè)同位相加的數(shù)兩個(gè)輸出S

表示半加和C

表示向高位的進(jìn)位邏輯符號(hào)半加器：第90頁(yè),共138頁(yè)，2024年2月25日，星期天半加器邏輯狀態(tài)表邏輯表達(dá)式邏輯圖&=1ABSC第91頁(yè),共138頁(yè)，2024年2月25日，星期天20.7.2全加器輸出

表示本位和

表示向高位的進(jìn)位CiSi全加：實(shí)現(xiàn)兩個(gè)1位二進(jìn)制數(shù)相加，且考慮來(lái)自低位的進(jìn)位。邏輯符號(hào)

全加器：輸入Ai

表示兩個(gè)同位相加的數(shù)BiCi-1

表示低位來(lái)的進(jìn)位第92頁(yè),共138頁(yè)，2024年2月25日，星期天(1)列邏輯狀態(tài)表(2)寫(xiě)出邏輯式第93頁(yè),共138頁(yè)，2024年2月25日，星期天

半加器構(gòu)成的全加器第94頁(yè),共138頁(yè)，2024年2月25日，星期天20.8編碼器

把二進(jìn)制碼按一定規(guī)律編排，使每組代碼具有一個(gè)特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。

n

位二進(jìn)制代碼有2n

種組合,可以表示2n

個(gè)信息。要表示N個(gè)信息所需的二進(jìn)制代碼應(yīng)足

2n

N第95頁(yè),共138頁(yè)，2024年2月25日，星期天20.8.1二進(jìn)制編碼器將輸入信號(hào)編成二進(jìn)制代碼的電路。2n個(gè)n位編碼器高低電平信號(hào)二進(jìn)制代碼第96頁(yè),共138頁(yè)，2024年2月25日，星期天例：設(shè)計(jì)一個(gè)編碼器，滿足以下要求：(1)將I0、I1、…、I78個(gè)信號(hào)編成二進(jìn)制代碼。(2)編碼器每次只能對(duì)一個(gè)信號(hào)進(jìn)行編碼，不允許兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)有效。(3)

設(shè)輸入信號(hào)高電平有效。解：(1)分析要求：

輸入有8個(gè)信號(hào)，即N=8，根據(jù)2n

N的關(guān)系,即n=3，即輸出為三位二進(jìn)制代碼。

第97頁(yè),共138頁(yè)，2024年2月25日，星期天

(2)列編碼表第98頁(yè),共138頁(yè)，2024年2月25日，星期天

(3)寫(xiě)出邏輯式并轉(zhuǎn)換成與非式Y(jié)2=I4+I5+I6+I7

=I4I5I6I7...=I4+I5+I6+I7Y1=I2+I3+I6+I7

=I2I3I6I7.

.

.=I2+I3+I6+I7Y0=I1+I3+I5+I7...

=I1I3I5I7=I1+I3+I5+I7第99頁(yè),共138頁(yè)，2024年2月25日，星期天

(4)畫(huà)出邏輯圖1000

0

0

0011

1第100頁(yè),共138頁(yè)，2024年2月25日，星期天將十進(jìn)制數(shù)0~9編成二進(jìn)制代碼的電路。20.8.2二

十進(jìn)制編碼器表示十進(jìn)制數(shù)4位10個(gè)編碼器高低電平信號(hào)二進(jìn)制代碼第101頁(yè),共138頁(yè)，2024年2月25日，星期天8421碼編碼表000輸出輸入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y30001110100001111000110110000000000111第102頁(yè),共138頁(yè)，2024年2月25日，星期天寫(xiě)出邏輯式并化成或非和與非式Y(jié)3=I8+I9.

=I4+

I6I5+I7Y2=I4+I5+I6+I7Y0=I1+I3+I5+I7+I9.

=I1+I9I3+I7

I5+I7..

=I2+

I6I3+I7Y1=I2+I3+I6+I7第103頁(yè),共138頁(yè)，2024年2月25日，星期天畫(huà)出邏輯圖1000000001110110100第104頁(yè),共138頁(yè)，2024年2月25日，星期天法二：第105頁(yè),共138頁(yè)，2024年2月25日，星期天十鍵8421碼編碼器的邏輯圖001100第106頁(yè),共138頁(yè)，2024年2月25日，星期天

當(dāng)有兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)輸入編碼電路，電路只能對(duì)其中一個(gè)優(yōu)先級(jí)別高的信號(hào)進(jìn)行編碼。即允許幾個(gè)信號(hào)同時(shí)有效，但電路只對(duì)其中優(yōu)先級(jí)別高的信號(hào)進(jìn)行編碼，而對(duì)其他優(yōu)先級(jí)別低的信號(hào)不予理睬。優(yōu)先編碼器第107頁(yè),共138頁(yè)，2024年2月25日，星期天74LS4147編碼器功能表第108頁(yè),共138頁(yè)，2024年2月25日，星期天例:74LS147集成優(yōu)先編碼器(10線–4線)74LS147引腳圖低電平有效第109頁(yè),共138頁(yè)，2024年2月25日，星期天20.9譯碼器和數(shù)字顯示譯碼是編碼的反過(guò)程。它是將代碼的組合譯成一個(gè)特定的輸出信號(hào)。20.9.1二進(jìn)制譯碼器8個(gè)3位譯碼器二進(jìn)制代碼高低電平信號(hào)第110頁(yè),共138頁(yè)，2024年2月25日，星期天狀態(tài)表

例：三位二進(jìn)制譯碼器（輸出高電平有效）第111頁(yè),共138頁(yè)，2024年2月25日，星期天寫(xiě)出邏輯表達(dá)式Y(jié)0=ABCY1=ABCY2=ABCY3=ABCY7=ABCY4=ABCY6=ABCY5=ABC第112頁(yè),共138頁(yè)，2024年2月25日，星期天邏輯圖

011

10001000000第113頁(yè),共138頁(yè)，2024年2月25日，星期天例：利用譯碼器分時(shí)將采樣數(shù)據(jù)送入計(jì)算機(jī)。譯碼器工作。第114頁(yè),共138頁(yè)，2024年2月25日，星期天工作原理：(以A0A1=00為例)000脫離總線數(shù)據(jù)全為1第115頁(yè),共138頁(yè)，2024年2月25日，星期天雙2線–4線譯碼器Y0~Y3是輸出端A0、A1是輸入端

S

是使能端第116頁(yè),共138頁(yè)，2024年2月25日，星期天74LS139型譯碼器功能表

74LS139型譯碼器雙2線–4線譯碼器中：A0、A1是輸入端。Y0~Y3是輸出端。

S

是使能端。輸出低電平有效。S=0時(shí)譯碼器工作。第117頁(yè),共138頁(yè)，2024年2月25日，星期天20.9.2二-十進(jìn)制顯示譯碼器

在數(shù)字電路中，常常需要把運(yùn)算結(jié)果用十進(jìn)制數(shù)顯示出來(lái)，這就要用顯示譯碼器。第118頁(yè),共138頁(yè)，2024年2月25日，星期天

1.半導(dǎo)體數(shù)碼管

由七段發(fā)光二極管構(gòu)成gfedcba低電平時(shí)發(fā)光高電平時(shí)發(fā)光共陽(yáng)極接法共陰極接法第119頁(yè),共138頁(yè)，2024年2月25日，星期天

2.七段顯示譯碼器10010111111第120頁(yè),共138頁(yè)，2024年2月25日，星期天七段顯示譯碼器狀態(tài)表gfedcba第121頁(yè),共138頁(yè)，2024年2月25日，星期