ISP器件設(shè)計(jì)與應(yīng)用

ISP器件設(shè)計(jì)與應(yīng)用ISP器件設(shè)計(jì)與應(yīng)用ISP器件設(shè)計(jì)與應(yīng)用一、實(shí)驗(yàn)?zāi)康牧私獠⒄莆詹捎每删幊踢壿嬈骷?shí)現(xiàn)數(shù)字電路與系統(tǒng)的方法；學(xué)習(xí)并掌握采用Xilinx_ISE軟件開發(fā)可編程器件的過(guò)程；學(xué)習(xí)使用verilogHDL描述數(shù)字邏輯電路與系統(tǒng)的方法;掌握分層次、分模塊的電路設(shè)計(jì)方法，熟悉使用可編程器件實(shí)現(xiàn)數(shù)字系統(tǒng)的一般步驟。書籍能培養(yǎng)我們的道德情操，給我們巨大的精神力量，鼓舞我們前進(jìn)ISP器件設(shè)計(jì)與應(yīng)用ISP器件設(shè)計(jì)與應(yīng)用ISP器件設(shè)計(jì)與應(yīng)用1一、實(shí)驗(yàn)?zāi)康牧私獠⒄莆詹捎每删幊踢壿嬈骷?shí)現(xiàn)數(shù)字電路與系統(tǒng)的方法；學(xué)習(xí)并掌握采用Xilinx_ISE軟件開發(fā)可編程器件的過(guò)程；學(xué)習(xí)使用verilogHDL描述數(shù)字邏輯電路與系統(tǒng)的方法;掌握分層次、分模塊的電路設(shè)計(jì)方法，熟悉使用可編程器件實(shí)現(xiàn)數(shù)字系統(tǒng)的一般步驟。一、實(shí)驗(yàn)?zāi)康牧私獠⒄莆詹捎每删幊踢壿嬈骷?shí)現(xiàn)數(shù)字電路與系統(tǒng)的二、實(shí)驗(yàn)原理——傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)流程設(shè)計(jì)目標(biāo)人工給出真值表人工化簡(jiǎn)卡諾圖得到最簡(jiǎn)表達(dá)式人工使用LSI電路實(shí)現(xiàn)系統(tǒng)調(diào)試和驗(yàn)證二、實(shí)驗(yàn)原理——傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)流程設(shè)計(jì)目標(biāo)人工給出真值表二、實(shí)驗(yàn)原理——現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)流程設(shè)計(jì)目標(biāo)設(shè)計(jì)輸入編譯、功能級(jí)仿真邏輯綜合時(shí)序仿真系統(tǒng)調(diào)試與驗(yàn)證entitylab1isport(a,b,c:instd_logic;y:outstd_logic);endlab1;

architecturertloflab1isbeginy<=aor(candb);endrtl;配置文件加載后，用示波器、邏輯分析儀、軟件程序觀察設(shè)計(jì)仿真轉(zhuǎn)換(Translate)映射(Map)布局和布線(PAR)設(shè)計(jì)下載FPGA設(shè)計(jì)實(shí)現(xiàn)CLBCLBCLBCLB創(chuàng)建約束二、實(shí)驗(yàn)原理——現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)流程設(shè)計(jì)目標(biāo)設(shè)計(jì)輸入編譯、可用資源4個(gè)七段數(shù)碼管（AN3-AN0）（不含8421譯碼）；8個(gè)LED指示燈（LD7-LD0）；4個(gè)按鍵開關(guān)（BTN3-BTN0）；8個(gè)滑動(dòng)開關(guān)(SW7-SW0)；1個(gè)PS/2接口；1個(gè)8位VGA顯示接口；4個(gè)6針PMOD用戶擴(kuò)展接口;可配置晶振（25，50，100MHz）;USB2.0接口。二、實(shí)驗(yàn)原理——BASYS2實(shí)驗(yàn)板可用資源二、實(shí)驗(yàn)原理——BASYS2實(shí)驗(yàn)板二、實(shí)驗(yàn)原理——BASYS2實(shí)驗(yàn)板二、實(shí)驗(yàn)原理——BASYS2實(shí)驗(yàn)板二、實(shí)驗(yàn)原理——BASYS2各IO管腳定義發(fā)光二極管時(shí)鐘撥碼開關(guān)按鍵數(shù)碼管LD0M5MCLKB8SW0P11BTN0G12AN0F12LD1M11RCCLKC8SW1L3BTN1C11AN1J12LD2P7CCLKN12SW2K3BTN2M4AN2M13LD3P6UCLKM6SW3B4BTN3A7AN3K14LD4N5SW4G3CAL14LD5N4SW5F3CBH12LD6P4SW6E2CCN14LD7G1SW7N3CDN11CEP12CFL13CGM12DPN13二、實(shí)驗(yàn)原理——BASYS2各IO管腳定義發(fā)光二極管時(shí)鐘撥源文件窗口處理子窗口腳本子窗口工作區(qū)子窗口二、實(shí)驗(yàn)原理——ISE集成開發(fā)環(huán)境主界面源文件窗口處理子窗口腳本子窗口工作區(qū)子窗口二、實(shí)驗(yàn)原理——1.新建工程

（1）開啟ISE13.4軟件:開始程序XilinxISEDesignSuite13.4ISEDesignToolsProjectNavigator,或直接雙擊桌面上的快捷圖標(biāo)，會(huì)出現(xiàn)ISE13.4的畫面.三、設(shè)計(jì)舉例---流水燈1.新建工程三、設(shè)計(jì)舉例---流水燈流水燈---新建工程項(xiàng)目名項(xiàng)目路徑頂層模塊類型（2）在ISE13.4軟件環(huán)境下,開啟一個(gè)新的工程:FileNewProject.流水燈---新建工程項(xiàng)目名項(xiàng)目路徑頂層模塊類型（2）在IS流水燈---新建工程（3）單擊next,下一個(gè)畫面就是設(shè)定硬件FPGA的參數(shù)----請(qǐng)參照實(shí)驗(yàn)板芯片系列進(jìn)行選擇流水燈---新建工程（3）單擊next,下一個(gè)畫面就是設(shè)定硬流水燈---新建工程（4）點(diǎn)擊next.此時(shí)出現(xiàn)此項(xiàng)目所有設(shè)定的信息，若需重新設(shè)定,則可back.若無(wú)誤,則按finish流水燈---新建工程（4）點(diǎn)擊next.此時(shí)出現(xiàn)此項(xiàng)目所有流水燈---創(chuàng)建新的Verilog源文件（1）此時(shí)出現(xiàn)一個(gè)項(xiàng)目的架構(gòu),可以允許使用者開始進(jìn)行項(xiàng)目的設(shè)計(jì).（2）創(chuàng)建新的設(shè)計(jì)文件:ProjectNewSource;選擇VerilogModule,并設(shè)定文件名稱為led流水燈---創(chuàng)建新的Verilog源文件（1）此時(shí)出現(xiàn)一個(gè)項(xiàng)流水燈---創(chuàng)建新的Verilog源文件（3）點(diǎn)擊next,出現(xiàn)NewSourceWizard,設(shè)定此設(shè)計(jì)的輸出輸入信號(hào).

clk:input(時(shí)鐘輸入信號(hào)).reset:input(當(dāng)Reset=‘1’時(shí),清除內(nèi)部計(jì)數(shù)器)led_out:Output(輸出信號(hào)),勾上Bus，MSB=3,LSB=0.流水燈---創(chuàng)建新的Verilog源文件（3）點(diǎn)擊next,流水燈---創(chuàng)建新的Verilog源文件（4）按next,再按finish;此時(shí)項(xiàng)目加入此模塊之后,在Sourcees的窗口中會(huì)出現(xiàn)led.v的編輯窗口。（5）在ProjectNavigator右邊的工作區(qū)可以看到led.v的文件內(nèi)容,此時(shí)可以修改或改變?cè)O(shè)計(jì)內(nèi)容,在修改完成之后,利用FileSave來(lái)儲(chǔ)存文件.（6）在撰寫led.v內(nèi)容之時(shí),對(duì)一些模塊不熟悉的話可以參考ISE所附的LanguageTemplate。在本實(shí)驗(yàn)中我們?nèi)缧枰私庥?jì)數(shù)器模塊，點(diǎn)擊軟件界面上方的語(yǔ)言模板的快捷鍵，然后選擇“VerilogSynthesisConstructsCodingExamplesCounters”，然后選擇所需的計(jì)數(shù)器類型以做參考。流水燈---創(chuàng)建新的Verilog源文件（4）按next,再流水燈---創(chuàng)建新的Verilog源文件led.v代碼：流水燈---創(chuàng)建新的Verilog源文件led.v代碼：流水燈---編譯檢錯(cuò)并查看電路（1）代碼寫完之后，進(jìn)行句法檢查。點(diǎn)開Synthesize-xst，雙擊CheckSyntax。如果語(yǔ)法沒(méi)錯(cuò)，是綠色的打勾，否則會(huì)有紅色的錯(cuò)誤提示。流水燈---編譯檢錯(cuò)并查看電路（1）代碼寫完之后，進(jìn)行句法檢流水燈---編譯檢錯(cuò)并查看電路（2）雙擊Synthesize–xst進(jìn)行綜合,確認(rèn)設(shè)計(jì)的正確與否。還可以查看設(shè)計(jì)RTL電路。點(diǎn)開綜合選項(xiàng)，雙擊ViewRTLSchematic，并選擇Startwithaschematicofthetop-levelblock選項(xiàng)流水燈---編譯檢錯(cuò)并查看電路（2）雙擊Synthesize流水燈---編譯檢錯(cuò)并查看電路（3）點(diǎn)擊OK，出現(xiàn)設(shè)計(jì)的整個(gè)電路模塊圖（4）直接雙擊電路頂層，查看內(nèi)部電路模塊流水燈---編譯檢錯(cuò)并查看電路（3）點(diǎn)擊OK，出現(xiàn)設(shè)計(jì)的整個(gè)流水燈---編譯檢錯(cuò)并查看電路（5）如果需要查看設(shè)計(jì)內(nèi)部具體有哪些實(shí)際資源組成，則可以點(diǎn)開綜合選項(xiàng)，雙擊“viewtechnologyschematic”流水燈---編譯檢錯(cuò)并查看電路（5）如果需要查看設(shè)計(jì)內(nèi)部具體流水燈---編譯檢錯(cuò)并查看電路（6）點(diǎn)擊OK，出現(xiàn)設(shè)計(jì)頂層（7）直接雙擊頂層電路，則可以看到設(shè)計(jì)的內(nèi)部電路是由哪些資源組成的。流水燈---編譯檢錯(cuò)并查看電路（6）點(diǎn)擊OK，出現(xiàn)設(shè)計(jì)頂層（流水燈---編譯檢錯(cuò)并查看電路（8）在Processes的窗口中,直接以鼠標(biāo)雙擊GenerateProgrammingFile的選項(xiàng).此時(shí)ISE會(huì)自動(dòng)執(zhí)行并產(chǎn)生可以下載的.bit類型文件,此步驟是最直接驗(yàn)證設(shè)計(jì)工作的正確性與否.---也可以等待仿真驗(yàn)證后再執(zhí)行。（9）若在每一個(gè)步驟后都出現(xiàn)綠色的打勾,代表程序成功跑完而沒(méi)有錯(cuò)誤和警告。若有黃色的警告，一般可以忽略。若有一個(gè)程序都出現(xiàn)紅色打叉[X]的符號(hào),代表有錯(cuò)誤,可以依顯示結(jié)果來(lái)偵錯(cuò).---也可以等待仿真驗(yàn)證后再執(zhí)行。流水燈---編譯檢錯(cuò)并查看電路（8）在Processes的窗流水燈---設(shè)計(jì)仿真

當(dāng)檢查輸入源程序句法沒(méi)有錯(cuò)誤后，一般在設(shè)計(jì)綜合之前,可以做行為仿真，以驗(yàn)證代碼的行為功能是否正確，利用測(cè)試模板(Testbench)來(lái)驗(yàn)證設(shè)計(jì)的正確性。

在這里請(qǐng)注意一下，為了加快仿真進(jìn)程，仿真時(shí)將counter的低4位傳給led_out以提高頻率，更快地看到輸出仿真結(jié)果。這時(shí)，將代碼led.v的第37行使能，第38行不使能，然后保存。流水燈---設(shè)計(jì)仿真 當(dāng)檢查輸入源程序句法沒(méi)有錯(cuò)誤后，一般在流水燈---設(shè)計(jì)仿真 (1)點(diǎn)擊ledHDL文件,創(chuàng)建一個(gè)新的測(cè)試平臺(tái)源文件:ProjectNewSource.在源文件向?qū)Ю?點(diǎn)擊VerilogTestFixture作為源文件類型,輸入文件名稱為test.流水燈---設(shè)計(jì)仿真 (1)點(diǎn)擊ledHDL文件,創(chuàng)建一流水燈---設(shè)計(jì)仿真(2)一直點(diǎn)擊next,直到點(diǎn)擊finish,自動(dòng)生成test.v的測(cè)試模板,在此基礎(chǔ)上編輯輸入激勵(lì)：時(shí)鐘周期設(shè)定為10ns，復(fù)位信號(hào)為高持續(xù)500ns后，再將復(fù)位信號(hào)置低。`timescale1ns/1ps//////////////////////////////////////////////////////////////////////////////////Company://Engineer:////CreateDate:12:25:2706/21/2011//DesignName:led//ModuleName:E:/Training/training_demo/Verilog/lab1_4bitsLEDs/test.v//ProjectName:lab1_4bitsLEDs//TargetDevice://Toolversions://Description:////VerilogTestFixturecreatedbyISEformodule:led////Dependencies:////Revision://Revision0.01-FileCreated//AdditionalComments://////////////////////////////////////////////////////////////////////////////////流水燈---設(shè)計(jì)仿真(2)一直點(diǎn)擊next,直到點(diǎn)擊fin流水燈---設(shè)計(jì)仿真moduletest; //Inputs regclk; regreset; //Outputs wire[3:0]led_out;parameterPERIOD=10;

//InstantiatetheUnitUnderTest(UUT) leduut( .clk(clk), .reset(reset), .led_out(led_out) );

alwaysbegin clk=1'b0; #(PERIOD/2)clk=1'b1; #(PERIOD/2); end initialbegin //InitializeInputs clk=1'b0; reset=1; //Wait500nsforglobalresettofinish #500; reset=0;

//Addstimulushere end

endmodule流水燈---設(shè)計(jì)仿真moduletest;流水燈---設(shè)計(jì)仿真(3)保存test.v。選擇sourcesforSimulation雙擊BehavioralCheckSyntax流水燈---設(shè)計(jì)仿真(3)保存test.v。選擇sourc流水燈---設(shè)計(jì)仿真(4)雙擊SimulateBehavioralModel,ISE仿真器打開并開始仿真,將圖形界面縮小到合適的界面，其仿真結(jié)果如圖所示:由圖所示，可見(jiàn)Isim仿真器自動(dòng)運(yùn)行到1us處停止運(yùn)行，并按照測(cè)試文件規(guī)定的時(shí)間方式開始運(yùn)行。led_out在每個(gè)時(shí)鐘上升沿到來(lái)時(shí)加1，結(jié)果是正確的。流水燈---設(shè)計(jì)仿真(4)雙擊SimulateBehav流水燈---設(shè)計(jì)仿真(5) 我們也可以查看設(shè)計(jì)的內(nèi)部信號(hào)。添加內(nèi)部信號(hào)的步驟是:在Isim的InstancesandProcesses窗口中點(diǎn)選test,右鍵選Expland,然后點(diǎn)擊UUT，再按右鍵選Addtowavewindow，在object窗口則會(huì)出現(xiàn)全部信號(hào)：可添加對(duì)模塊內(nèi)部信號(hào)如counter[26:0]的觀察。流水燈---設(shè)計(jì)仿真(5) 我們也可以查看設(shè)計(jì)的內(nèi)部信號(hào)。流水燈---設(shè)計(jì)仿真

（6）拖動(dòng)counter到仿真波形里，點(diǎn)擊restart按鈕,再點(diǎn)擊runall按鈕，運(yùn)行一段時(shí)間后點(diǎn)擊暫停，就可以看到內(nèi)部信號(hào)仿真圖。為了查看方便，將二進(jìn)制數(shù)改為10進(jìn)制無(wú)符號(hào)數(shù)的形式，選擇counter信號(hào)，點(diǎn)擊右鍵選擇radix擴(kuò)展欄中的UnsignedDecimal，由圖可知counter信號(hào)是在正確計(jì)數(shù)的。流水燈---設(shè)計(jì)仿真（6）拖動(dòng)counter到仿真波形里流水燈---設(shè)計(jì)仿真（8）關(guān)閉Isim仿真器并保存。（7）為控制Isim仿真器運(yùn)行時(shí)間，可在Isimconsole中鍵入run1us等運(yùn)行控制命令，或直接利用Isimsimulationbreak來(lái)控制Isim仿真器運(yùn)行時(shí)間如圖。流水燈---設(shè)計(jì)仿真（8）關(guān)閉Isim仿真器并保存。（7）流水燈---創(chuàng)建約束

約束主要包括全局時(shí)序約束（周期約束）和管腳約束，可以使用圖形化界面設(shè)置和直接編輯UCF文件兩種方式。一般初學(xué)者可以采用圖形化界面設(shè)置的方式，比較直觀，軟件自動(dòng)生成相關(guān)的約束而不需要手動(dòng)編輯；如果是有一定經(jīng)驗(yàn)的設(shè)計(jì)人員，對(duì)約束語(yǔ)法比較熟悉，且會(huì)涉與到一些高級(jí)約束時(shí)，則可以考慮使用直接編輯UCF文件的方式或者兩種方法相結(jié)合。流水燈---創(chuàng)建約束約束主要包括全局時(shí)序約束（周期約流水燈---創(chuàng)建約束---圖形化界面設(shè)置方式（1）選中Implmentation,點(diǎn)擊頂層文件led(led.v)，按Yes,打開Process窗口，找到UserConstraints，雙擊CreatTiminngConstraints流水燈---創(chuàng)建約束---圖形化界面設(shè)置方式（1）選中Im流水燈---創(chuàng)建約束---圖形化界面設(shè)置方式（2）在彈出的ConstraintType窗口中選擇ClockDomains流水燈---創(chuàng)建約束---圖形化界面設(shè)置方式（2）在彈出的C流水燈---創(chuàng)建約束---圖形化界面設(shè)置方式（3）雙擊clk;打開進(jìn)入時(shí)鐘設(shè)定界面，設(shè)置相應(yīng)參數(shù)，因?yàn)殚_發(fā)板提供的系統(tǒng)時(shí)鐘為50MHz，所以設(shè)置時(shí)鐘的周期為20ns，上升沿有效，占空比設(shè)為50%（4）點(diǎn)擊Create并點(diǎn)擊OK，保存后再關(guān)閉TimingConstraints界面。---完成了系統(tǒng)時(shí)鐘周期約束流水燈---創(chuàng)建約束---圖形化界面設(shè)置方式（3）雙擊clk流水燈---創(chuàng)建約束---圖形化界面設(shè)置方式（5）開始管腳約束：回到Process窗口選擇UserConstraints中的I/OPinPlanning（PlanAhead）-Post-Synthesis，雙擊打開PlanAhead界面（本過(guò)程需要一定時(shí)間，視計(jì)算機(jī)配置要1分鐘左右）。（如果沒(méi)有.ucf文件，軟件會(huì)提示是否需要自動(dòng)創(chuàng)建ucf文件，點(diǎn)擊Yes）流水燈---創(chuàng)建約束---圖形化界面設(shè)置方式（5）開始管腳約流水燈---創(chuàng)建約束---圖形化界面設(shè)置方式（6）在打開的PlanAhead中對(duì)管腳進(jìn)行設(shè)定，我們先找到I/OPorts窗口中的clk端口流水燈---創(chuàng)建約束---圖形化界面設(shè)置方式（6）在打開的P流水燈---創(chuàng)建約束---圖形化界面設(shè)置方式（7）鼠標(biāo)點(diǎn)在Site，在下拉窗口中選擇B8（管腳位置參考BASYS2使用手冊(cè)與表4.2.1）。I/OStd默認(rèn)是LVCMOS25，驅(qū)動(dòng)強(qiáng)度DriveStrength默認(rèn)是12mA，翻轉(zhuǎn)速率SlewType默認(rèn)是Slow，因時(shí)鐘變化速度比較快將SlewType屬性其改為FAST。流水燈---創(chuàng)建約束---圖形化界面設(shè)置方式（7）鼠標(biāo)點(diǎn)在S流水燈---創(chuàng)建約束---圖形化界面設(shè)置方式（8）其他端口也是類似操作，最終的端口設(shè)定如下圖所示。選擇reset為撥碼開關(guān)SW0；其管腳位置為P11;選擇LED0~LED3為L(zhǎng)D0~LD3；其管腳位置分別為M5，M11，P6，P7注：如果更換了開發(fā)板，管腳約束會(huì)發(fā)生變化。這時(shí)代碼可以不用修改，直接在PlanAhead圖形化界面中對(duì)site做重新定義，具體參考實(shí)際板子的管腳分配說(shuō)明。流水燈---創(chuàng)建約束---圖形化界面設(shè)置方式（8）其他端口也流水燈---創(chuàng)建約束---圖形化界面設(shè)置方式（9）保存并退出PlanAhead。（10）回到ISE界面，點(diǎn)選Sourcees窗口內(nèi)的led.ucf,點(diǎn)擊processess窗口里的userconstraints，雙擊editconstraints（txt），可以看到之前所做的約束都自動(dòng)保存在UCF文件中。流水燈---創(chuàng)建約束---圖形化界面設(shè)置方式（9）保存并退出流水燈---創(chuàng)建約束---直接編輯UCF文件方式（2）一直點(diǎn)擊next，最后按finish（3）選擇sourceforImplementation選項(xiàng)（1）選擇ProjectNewSource.設(shè)定輸入的文件格式為ImplementationConstraintsFile,文件名稱為led(自動(dòng)儲(chǔ)存為led.UCF)流水燈---創(chuàng)建約束---直接編輯UCF文件方式（2）一直點(diǎn)流水燈---創(chuàng)建約束---直接編輯UCF文件方式（4）點(diǎn)選Sourcees窗口內(nèi)的led.ucf,點(diǎn)擊processess窗口里的userconstraints，雙擊editconstraints（txt），直接在編輯窗口輸入所需的約束后保存文件。其中,“LOC”代表管腳定義，相關(guān)管腳定義請(qǐng)參考使用手冊(cè)；“IOSTANDARD”代表電平標(biāo)準(zhǔn)，默認(rèn)是LVCMOS25；“SLEW”代表信號(hào)的翻轉(zhuǎn)速率，有fast和slow之分，默認(rèn)是slow，時(shí)鐘信號(hào)clk變化比較快可設(shè)定為fast。NET"clk"LOC=B8;NET"led_out[0]"LOC=M5;NET"led_out[1]"LOC=M11;NET"led_out[2]"LOC=P7;NET"led_out[3]"LOC=P6;NET"reset"LOC=P11;NET"clk"IOSTANDARD=LVCMOS33;NET"led_out[0]"IOSTANDARD=LVCMOS33;NET"led_out[1]"IOSTANDARD=LVCMOS33;NET"led_out[2]"IOSTANDARD=LVCMOS33;NET"led_out[3]"IOSTANDARD=LVCMOS33;NET"reset"IOSTANDARD=LVCMOS33;NET"clk"SLEW=FAST;流水燈---創(chuàng)建約束---直接編輯UCF文件方式（4）點(diǎn)選S流水燈---執(zhí)行設(shè)計(jì)并生成下載的bit

約束創(chuàng)建完成之后，可執(zhí)行設(shè)計(jì)并生成下載的bit文件。注意：在執(zhí)行設(shè)計(jì)并生成下載的bit文件之前，需將之前我們仿真時(shí)修改的代碼給還原，將代碼led.v的第37行不使能，第38行使能，然后保存。---修改了led.v文件后，須重新綜合，再執(zhí)行設(shè)計(jì)！

執(zhí)行設(shè)計(jì)并生成下載的bit文件，可直接雙擊GenerateProgrammingFile,確認(rèn)設(shè)計(jì)無(wú)誤（即確認(rèn)所有步驟后均出現(xiàn)綠色的打勾,表示無(wú)錯(cuò)或至少?zèng)]有步驟出現(xiàn)紅色打叉[X]的符號(hào),表示沒(méi)有不可容忍的錯(cuò)誤）。流水燈---執(zhí)行設(shè)計(jì)并生成下載的bit約束創(chuàng)建完成之流水燈---下載設(shè)計(jì)到實(shí)驗(yàn)板(1)確認(rèn)執(zhí)行設(shè)計(jì)無(wú)誤并成功生成bit文件后,就可以將led.bit寫入到FPGA內(nèi)部,此時(shí)連接板子的USB下載線，并打開電源。點(diǎn)開“ConfigureTargetDevice-ManageConfigurationProject（Impact）”流水燈---下載設(shè)計(jì)到實(shí)驗(yàn)板(1)確認(rèn)執(zhí)行設(shè)計(jì)無(wú)誤并成功生流水燈---下載設(shè)計(jì)到實(shí)驗(yàn)板(2)雙擊打開iMPACT軟件（3）雙擊“BoundaryScan”，右邊變成空白，此時(shí)點(diǎn)擊右鍵選擇“InitializeChain”流水燈---下載設(shè)計(jì)到實(shí)驗(yàn)板(2)雙擊打開iMPACT軟件流水燈---下載設(shè)計(jì)到實(shí)驗(yàn)板(4)此時(shí)掃描到兩個(gè)器件，一個(gè)是FPGA器件xc3s250e，一個(gè)是prom器件xcf02s.(5)點(diǎn)擊“Yes”,配置文件，尋找到工程的led.bit文件流水燈---下載設(shè)計(jì)到實(shí)驗(yàn)板(4)此時(shí)掃描到兩個(gè)器件，一個(gè)流水燈---下載設(shè)計(jì)到實(shí)驗(yàn)板(6)點(diǎn)擊“Open”，彈出是否需要配置SPI或BPIPROM，不需要點(diǎn)擊No流水燈---下載設(shè)計(jì)到實(shí)驗(yàn)板(6)點(diǎn)擊“Open”，彈出是流水燈---下載設(shè)計(jì)到實(shí)驗(yàn)板(7)接著在彈出窗口點(diǎn)擊“Bypass”，并點(diǎn)擊OK,然后選擇fpga器件，點(diǎn)擊右鍵選擇“Program”流水燈---下載設(shè)計(jì)到實(shí)驗(yàn)板(7)接著在彈出窗口點(diǎn)擊“By流水燈---下載設(shè)計(jì)到實(shí)驗(yàn)板