（高清版）GBT 43536.2-2023 三維集成電路 第2部分：微間距疊層芯片的校準(zhǔn)要求

三維集成電路第2部分.微間距疊層芯片的校準(zhǔn)要求(IEC63011-2:2018,Integratedcircuits—Threedimensionalintegratedcircuits-Part2:Alignmentofstackeddieshavingfinepitchinterconnect,IDT)2024-04-01實(shí)施IGB/T43536.2—2023/IEC63011-2:2018前言 Ⅲ 2規(guī)范性引用文件 3術(shù)語(yǔ)和定義 l4芯片鍵合過(guò)程的校準(zhǔn) 15校準(zhǔn)流程 35.1鍵合預(yù)校準(zhǔn) 35.2鍵合校準(zhǔn) 35.3校準(zhǔn)的評(píng)估 3附錄A(資料性)校準(zhǔn)案例 4A.1使用電容耦合的校準(zhǔn)原理 4A.2使用電感耦合的校準(zhǔn)原理 6A.3堆疊完成后的校準(zhǔn)測(cè)量 7參考文獻(xiàn) 8Ⅲ本文件按照GB/T1.1—2020《標(biāo)準(zhǔn)化工作導(dǎo)則第1部分：標(biāo)準(zhǔn)化文件的結(jié)構(gòu)和起草規(guī)則》的規(guī)定起草。本文件是GB/T43536《三維集成電路》的第2部分，GB/T43536已經(jīng)發(fā)布了以下部分：——第1部分：術(shù)語(yǔ)和定義；——第2部分：微間距疊層芯片的校準(zhǔn)要求。本文件等同采用IEC63011-2:2018《集成電路三維集成電路第2部分：微間距疊層芯片的校準(zhǔn)本文件做了下列最小限度的編輯性改動(dòng)：——為與現(xiàn)有標(biāo)準(zhǔn)協(xié)調(diào)，將標(biāo)準(zhǔn)名稱改為《三維集成電路第2部分：微間距疊層芯片的校準(zhǔn)要請(qǐng)注意本文件的某些內(nèi)容可能涉及專利。本文件的發(fā)布機(jī)構(gòu)不承擔(dān)識(shí)別專利的責(zé)任。本文件由中華人民共和國(guó)工業(yè)和信息化部提出。本文件由全國(guó)半導(dǎo)體器件標(biāo)準(zhǔn)化技術(shù)委員會(huì)(SAC/TC78)歸口。本文件起草單位：中國(guó)電子技術(shù)標(biāo)準(zhǔn)化研究院、華進(jìn)半導(dǎo)體封裝先導(dǎo)技術(shù)研發(fā)中心有限公司、中國(guó)航天科技集團(tuán)公司第九研究院第七七一研究所、青島智騰微電子有限公司、珠海越亞半導(dǎo)體股份有限公司。硅通孔(TSV)技術(shù)在三維集成電路應(yīng)用中是一種創(chuàng)新技術(shù)，它在不縮小芯片特征尺寸的條件下，使芯片同時(shí)獲得更高的性能、更好的通用性以及更高的集成度。GB/T43536《三維集成電路》是指導(dǎo)我國(guó)三維封裝芯片的基礎(chǔ)性和通用性的標(biāo)準(zhǔn)，旨在指導(dǎo)我國(guó)集成電路芯片的三維疊層封裝工藝，擬由三個(gè)部分構(gòu)成。——第1部分：術(shù)語(yǔ)和定義。目的在于界定多芯片IC相關(guān)定義。——第2部分：微間距疊層芯片的校準(zhǔn)要求。目的在于為使用硅通孔技術(shù)的疊層芯片在生產(chǎn)制造過(guò)程中的垂直堆疊校準(zhǔn)給出可操作、可證實(shí)的程序。 第3部分：硅通孔模型及測(cè)試方法。目的在于為使用硅通孔進(jìn)行疊層封裝的芯片質(zhì)量提供可規(guī)范化的要求。1三維集成電路第2部分：微間距疊層芯片的校準(zhǔn)要求1范圍本文件規(guī)定了在芯片鍵合過(guò)程中使用多個(gè)疊層集成電路之間初始校準(zhǔn)和校準(zhǔn)保持的要求。定義了校準(zhǔn)標(biāo)記和操作步驟。本文件只適用于使用電耦合方法進(jìn)行的芯片間校準(zhǔn)。2規(guī)范性引用文件下列文件中的內(nèi)容通過(guò)文中的規(guī)范性引用而構(gòu)成本文件必不可少的條款。其中，注日期的引用文件，僅該日期對(duì)應(yīng)的版本適用于本文件；不注日期的引用文件，其最新版本(包括所有的修改單)適用于本文件。IEC63011-1集成電路三維集成電路第1部分：術(shù)語(yǔ)(Integratedcircuits—Threedimension-alintegratedcircuits—Part1:Terminology)注：GB/T43536.1—2023三維集成電路第1部分：術(shù)語(yǔ)和定義(IEC63011-1:2018,IDT)3術(shù)語(yǔ)和定義IEC63011-1界定的以及下列術(shù)語(yǔ)和定義適用于本文件。芯片鍵合diebonding采用物理或化學(xué)方法實(shí)現(xiàn)芯片間的互連。實(shí)現(xiàn)鍵合的裝置。信號(hào)發(fā)生器signalgenerator產(chǎn)生電信號(hào)的裝置。校準(zhǔn)標(biāo)記alignmentkey用于監(jiān)視或調(diào)整多層芯片校準(zhǔn)的圖形。執(zhí)行校準(zhǔn)的裝置。4芯片鍵合過(guò)程的校準(zhǔn)4.1堆疊過(guò)程中校準(zhǔn)當(dāng)上層芯片完全覆蓋下層芯片時(shí)，下層芯片上表面的校準(zhǔn)標(biāo)記是不可見(jiàn)的。因此，可先將下層芯片2的圖像存儲(chǔ)起來(lái)。當(dāng)上層芯片移動(dòng)到下層芯片的正上方時(shí)，將上芯片上表層的圖像與所存儲(chǔ)的圖像進(jìn)行比對(duì)，從而精確地將兩幅圖像進(jìn)行校準(zhǔn)。該過(guò)程如圖1所示。其中，交叉十字代表校準(zhǔn)標(biāo)記，應(yīng)放置在待堆疊鍵合芯片相同的位置。校準(zhǔn)標(biāo)記也可作為芯片上所有其他圖案的定位基準(zhǔn)。由于下層芯片被上層芯片覆蓋，很難使用一般的校準(zhǔn)工具觀察到，可將上層芯片上圖像的位置與下層芯片存儲(chǔ)的圖像進(jìn)行比對(duì)。圖1芯片堆疊過(guò)程中的芯片校準(zhǔn)的程序4.2芯片鍵合過(guò)程中的校準(zhǔn)要求當(dāng)上層芯片放置在下層芯片的頂部后，使用鍵合工藝將其進(jìn)行永久性的鍵合，如圖2所示。為了使硅通孔(TSV)和微凸點(diǎn)接觸得更加緊密，鍵合過(guò)程中還可能要使用熱、力和超聲振動(dòng)等工藝，其中超聲振動(dòng)可能會(huì)破壞校準(zhǔn)。使用光學(xué)顯微鏡無(wú)法觀察到芯片底部的圖像。紅外光能穿透有限深度的固體，但隨著上芯片的厚度增加，透視分辨率將急劇惡化。此外，下芯片下方的金屬夾具將會(huì)遮擋紅外顯微鏡視場(chǎng)。這時(shí)需要使用另一個(gè)校準(zhǔn)傳感器，采用電信號(hào)來(lái)監(jiān)測(cè)偏離正確校準(zhǔn)位置的偏離量。然后，將偏移信息反饋給校準(zhǔn)器以補(bǔ)償。校準(zhǔn)工具應(yīng)補(bǔ)償沿兩個(gè)主軸平行于芯片表面的位移，以及垂直于芯片表面的轉(zhuǎn)動(dòng)偏移。信號(hào)發(fā)生器提供源信號(hào)給發(fā)射器，接收器則收集因偏移而失準(zhǔn)的信號(hào)，如圖2中的曲線所示。校準(zhǔn)工具校準(zhǔn)工具RXTX信號(hào)發(fā)生器鍵合機(jī)圖2失準(zhǔn)感測(cè)和校正器補(bǔ)償為了在芯片鍵合過(guò)程中將物理校準(zhǔn)誤差轉(zhuǎn)換為電信號(hào)，校準(zhǔn)標(biāo)記應(yīng)在不發(fā)生接觸時(shí)通過(guò)感應(yīng)來(lái)實(shí)現(xiàn)校準(zhǔn)。電或磁的耦合是校準(zhǔn)信息的有效介質(zhì)。圖3說(shuō)明了堆疊的兩個(gè)芯片中使用耦合校準(zhǔn)的一個(gè)例子。當(dāng)激活的校準(zhǔn)標(biāo)記被放置在兩個(gè)疊層芯片的正表面，即上層芯片底和下層芯片頂?shù)恼嫦鄬?duì)時(shí)，接收信號(hào)變強(qiáng)。發(fā)射器和接收器都位于底芯片上，而上層芯片沒(méi)有任何激活的有源區(qū)，所以不需要通電。電源通過(guò)固定的下層芯片提供，而上芯片則提供被動(dòng)的耦合區(qū)域。上層芯片可通過(guò)自由移動(dòng)來(lái)校準(zhǔn)補(bǔ)償信號(hào)。該信號(hào)由連接在下層芯片上的校準(zhǔn)標(biāo)記發(fā)出，并由上層芯片底面上耦合區(qū)域的左邊部分接收。信號(hào)傳遞到耦合區(qū)域的右半部分，并將其反饋到與下芯片表面的接收器。從發(fā)射器發(fā)出的信號(hào)的衰減是由校準(zhǔn)標(biāo)記的距離和偏移量決定的。不斷移動(dòng)上芯片，使用衰減量的值來(lái)顯示出校準(zhǔn)的正確位置。3T5v1sT5v1sv雖然上芯片上的耦合區(qū)域暴露在環(huán)境中，但下芯片上的接收器覆蓋有絕緣薄膜，以避免校準(zhǔn)標(biāo)記之間的直接接觸，并最大限度地接收信號(hào)。附錄A中A.1給出了一種典型校準(zhǔn)圖形設(shè)計(jì)，A.2給出了校準(zhǔn)偏差與耦合強(qiáng)度的關(guān)系。基板基板圖3平移失準(zhǔn)的調(diào)整4.3芯片堆疊后的校準(zhǔn)測(cè)量在鍵合過(guò)程中，兩個(gè)芯片的校準(zhǔn)可能會(huì)受到熱、力和超聲振動(dòng)的影響。圖4為垂直互連中存在偏移的疊層芯片的截面圖。在上芯片與下芯片機(jī)械、電氣完全鍵合后，再用適當(dāng)?shù)膬x器測(cè)量校準(zhǔn)。三維集成電路的最終校準(zhǔn)質(zhì)量是以偏移量的形式給出的。A.3中給出了一個(gè)用于測(cè)量鍵合后偏移的結(jié)構(gòu)實(shí)例。圖4模具相鄰層間垂直連接的最終校準(zhǔn)5校準(zhǔn)流程5.1鍵合預(yù)校準(zhǔn)在把上芯片置于下芯片上方之前，將下芯片放置好并將校準(zhǔn)標(biāo)記的圖像存儲(chǔ)在存儲(chǔ)器中。然后，通過(guò)將上層芯片的校準(zhǔn)標(biāo)記與內(nèi)存中的圖像進(jìn)行比較，來(lái)進(jìn)行初始的校準(zhǔn)。校準(zhǔn)的精度應(yīng)小于校準(zhǔn)標(biāo)記中校準(zhǔn)單元(導(dǎo)線)間距的一半。5.2鍵合校準(zhǔn)在隨后的鍵合過(guò)程中，打開(kāi)電校準(zhǔn)標(biāo)記，用電信號(hào)跟蹤校準(zhǔn)。使用耦合校準(zhǔn)方法，沿X方向移動(dòng)上層芯片，以獲得沿該方向的最佳校準(zhǔn)。然后再沿Y方向重復(fù)校準(zhǔn)檢查。圍繞垂直于芯片表面的軸旋轉(zhuǎn)上芯片，以補(bǔ)償旋轉(zhuǎn)偏移。重復(fù)平移和旋轉(zhuǎn)校準(zhǔn)，直到偏移量足夠小。5.3校準(zhǔn)的評(píng)估每疊放一層芯片，都應(yīng)測(cè)量最終校準(zhǔn)的質(zhì)量，如IEC63011-3中描述的電阻測(cè)量方法。40(資料性)校準(zhǔn)案例A.1使用電容耦合的校準(zhǔn)原理兩根導(dǎo)線之間的電容耦合模型如圖A.1所示，這兩根線的垂直間距為“H”,水平偏移量為“M”。兩根導(dǎo)線的橫截面有著不同的橫縱比(W/T),如圖A.1所示。標(biāo)引序號(hào)說(shuō)明：M——水平偏移量；H——垂直間距；W1——窄導(dǎo)線的寬度；W2——寬導(dǎo)線的寬度；T——校準(zhǔn)單元的厚度。W1和W2分別代表不同的寬度。圖A.1兩根不同寬度的未校準(zhǔn)導(dǎo)線之間的電容耦合如圖A.2左邊的圖所示，當(dāng)導(dǎo)線較窄時(shí)，由于偏移引起的電容相對(duì)衰減是顯著的。然而，當(dāng)導(dǎo)線較寬時(shí)，電容耦合的絕對(duì)強(qiáng)度變強(qiáng)。如圖A.2中右邊的圖所示。//--W/T=1//—W/T=10圖A.2相對(duì)強(qiáng)度隨著失調(diào)和金屬寬度變化的曲線5為了同時(shí)得到耦合強(qiáng)度和校準(zhǔn)精度，需要利用多個(gè)窄導(dǎo)線來(lái)說(shuō)明，如圖A.3所示。標(biāo)引序號(hào)說(shuō)明：H——垂直間距；W——導(dǎo)線寬度；T——校準(zhǔn)單元的厚度。圖A.3多條窄導(dǎo)線的示意圖通過(guò)對(duì)電容耦合的分析，可使用兩種類型的校準(zhǔn)標(biāo)記，如圖A.4所示。圖A.4二維校準(zhǔn)單元網(wǎng)格類型(上)和共軛X-和Y方向類型(下)接收信號(hào)的衰減與垂直間距(H)、橫縱比(W/T)、導(dǎo)線數(shù)(N)以及校準(zhǔn)標(biāo)記尺寸有關(guān)。圖A.5為不同尺寸的共軛校準(zhǔn)標(biāo)記的場(chǎng)仿真結(jié)果。6H=10μm,橫縱比(W/T)=0.1,f=0.01GHz,T=0.5μm為了使校準(zhǔn)傳感器在不同技術(shù)下具有適當(dāng)?shù)墓δ?，需要給定表A.1中列出的下列參數(shù)。在某些情表A.1電容耦合中的校準(zhǔn)參數(shù)參數(shù)名稱等級(jí)—1等級(jí)—2校準(zhǔn)單元的長(zhǎng)度(L)校準(zhǔn)單元的厚度(T)垂直間距(H)橫縱比(W/T)導(dǎo)線數(shù)量(N)頻率(f)A.2使用電感耦合的校準(zhǔn)原理類似地，電感耦合的強(qiáng)度也可用作未接觸芯片間偏移量的指示器。電感器、發(fā)射機(jī)和接收機(jī)的配置可是圖A.6中描述的任意一種配置，具體情況取決于上芯片的供電可用性。7圖A.6上芯片中的電流導(dǎo)通(左)和不導(dǎo)通(右)時(shí)的感應(yīng)耦合型校準(zhǔn)探測(cè)器的校準(zhǔn)標(biāo)記設(shè)計(jì)A.3堆疊完成后的校準(zhǔn)測(cè)量當(dāng)芯片鍵合完成后，上芯片的相對(duì)位置固定了，使用電容或電感耦合的校準(zhǔn)測(cè)量就不適用了。為了測(cè)量堆疊芯片的校準(zhǔn)質(zhì)量，需要另一種靜態(tài)的測(cè)量方式。圖A.7給出了最終測(cè)量方法的一個(gè)例子。多個(gè)TSV在每個(gè)層中的位置都有所不同。如果中心的TSV完全對(duì)齊，則非中心位置的TSV的偏移量會(huì)增加，最終兩個(gè)斷開(kāi)的TSV會(huì)出現(xiàn)在離中心TSV