《數(shù)字邏輯與數(shù)字系統(tǒng)》期末考試試卷及答案

北京郵電大學2010——2011學年第一學期

《數(shù)字邏輯與數(shù)字系統(tǒng)》期末考試試題（A）

一、學生參加考試須帶學生證或學院證明，未帶者不準進入考場。學生必

考試須按照監(jiān)考教師指定座位就坐。

注意二、書本、參考資料、書包等與考試無關的東西一律放到考場指定位置。

事項三、學生不得另行攜帶、使用稿紙，要遵守《北京郵電大學考場規(guī)則》，有

考場違紀或作弊行為者，按相應規(guī)定嚴肅處理。

s琴

課數(shù)字邏輯與數(shù)字系統(tǒng)考試時間2007年1月26日

題號—■二三四五六七八總分

滿分1020101010121414

得分

閱卷

-教師

sI

盤一、選擇題（每小題1分，共10分。）

1.卡諾圖如圖1所示，電路描述的邏輯表達式F=（

A.￡m（l,2,4,5,9,10,13,15）

B.Em（0,1,3,4,5,9,13,15）

C.￡m（l,2,3,4,5,8,9,14）

D.￡111（1,4,5,8,9,10,13,15）

2.在下列邏輯部件中，不屬于組合邏輯部件的是（）。

A.譯碼器B.鎖存器C.編碼器D.比較器

3.八路數(shù)據(jù)選擇器，其地址輸入端（選擇控制端）有（）個。

A.8B.2C.3

4.將D觸發(fā)器轉換為T觸發(fā)器，圖2所示電路的虛框

內應是（

盛A.或非門B.與非門

I

SC.異或門D,同或門

5.用n個觸發(fā)器構成計數(shù)器，可得到的最大計數(shù)模是（）。

A.2"B.2nC.nD.2n-1

6.GAL是指（）。

A.隨機讀寫存儲器B.通用陣列邏輯C.可編程邏輯陣列D.現(xiàn)場可編程門陣列

7.EPROM的與陣列（），或陣列（

A.固定、固定B.可編程、固定C.固定、可編程D.可編程、可編程

8.在ispLSI器件中，GRP是指（）。

A.通用邏輯塊B.輸出布線區(qū)C.輸入輸出單元D.全局布線區(qū)

9.雙向數(shù)據(jù)總線可以采用（）構成。

A.三態(tài)門B.譯碼器C.多路選擇器D.與非門

10.ASM流程圖是設計（）的一種重要工具。

A.運算器B.控制器C.計數(shù)器D.存儲器

二、填空題（每小題2分，共20分）

1.圖3所示加法器構成代碼變換電路，若輸入信號BBBB。為8421BCD碼，則輸出端

S3s2S|S。為代碼。

2.2:4譯碼器芯片如圖4所示。欲將其改為四路分配器使用，應將使能端G改為

,而地址輸入端A、B作為o

IB3

IB2

IBBI

s3

474LS283s2

1

C加法器四

A

2

—rA

——.

LA1G

圖3

3.門電路的輸入、輸出高電平賦值為邏輯,低電平賦值為邏輯,這種關

系為負邏輯關系。

4.組合邏輯電路的輸出只與當時的狀態(tài)有關，而與電路的輸入狀態(tài)無關。

2

5.譯碼器實現(xiàn)譯碼，編碼器實現(xiàn)譯碼。

6.在同步計數(shù)器中，所有觸發(fā)器的時鐘都與時鐘脈沖源連在

一起，每一個觸發(fā)器的變化都與時鐘脈沖同步。

7.時序邏輯電路中輸出變量是輸入變量和狀態(tài)變量的函數(shù)，該電路為。

8.在CP脈沖作用下，具有圖5（a）所示功能的觸發(fā)器是,具有圖5（b）所

示功能的觸發(fā)器是

9.ispLSI器件具有.條編程接口線。

10.小型控制器的結構有型、型和計數(shù)器型。

三、簡答題（各5分，共10分）

1.寫出ispLSI1032中通用邏輯塊GLB的五種組態(tài)模式；指出哪種工作速度最快？哪

種工作速度最慢？（5分）

2.畫出小型控制器的組成框圖。（5分）

3

四、綜合邏輯電路分析題（10分）

I.寫出圖6中三態(tài)門的輸出信號（2分）

（直接寫在圖上）

2.寫出F的邏輯表達式（4分）

3.說明圖6電路的邏輯功能（4分）

AQA]A2,A7A8AgA]0…A]5

圖6

4

五、組合電路設計（10分）

給定如下兩種門器件，延遲時間分別為：2輸入與非門20ns、異或門40nso設

計一個32位串行進位加法器。

1.列出一位全加器真值表，并寫出求和、進位邏輯表達式。（4分）

2.畫出加法器邏輯電路圖（只畫最低2位），規(guī)定輸入、輸出均為原變量。（3分）

3.計算加法器求和運算的最長時間。（3分）

5

六、時序邏輯分析（12分）

山D觸發(fā)器組成的同步時序電路如圖7所示。

1、寫出各觸發(fā)器狀態(tài)方程（3分）

2、列出狀態(tài)轉移表（3分）

3、畫出狀態(tài)轉移圖（3分）

4、說明此電路的邏輯功能（3分）

6

七、可編程邏輯設計（14分）

三比特格雷碼加/減計數(shù)器狀態(tài)圖如圖8

X為輸入控制變量，X=1時計數(shù)器加，X=0時

計數(shù)器減，請用ABEL-HDL語言的狀態(tài)圖法

設計該計數(shù)器（測試向量部可選）。

圖8

7

八、小型控制器設計（14分）

圖9所示為數(shù)字累加系統(tǒng)的數(shù)據(jù)通路圖，設計計數(shù)器型控制器。寄存器A從數(shù)據(jù)總線

上接收一系列輸入數(shù)據(jù)，寄存器B保存它們的累加結果，加法器完成求和運算，控制器指

揮執(zhí)行部件自動完成上述運算。其中LDA,LDB為打入寄存器的控制信號，ADD為三態(tài)門使能

信號。假設累加系統(tǒng)啟動之前寄存器A、B已清零?？刂破鞯臓顟B(tài)變化發(fā)生在,節(jié)拍脈沖

時間，打入寄存器操作發(fā)生在節(jié)拍脈沖時間，控制器狀態(tài)周期為T=1+T2。

1.畫出控制器的ASM圖

2.列出狀態(tài)轉移真值表

3.寫出激勵方程和控制信號表達式

4.畫出電路圖

圖9

8

北京郵電大學2010——2011學年第一學期

《數(shù)字邏輯與數(shù)字系統(tǒng)》期末考試試題（A）標準答案

一、選擇題（每小題1分，共10分）

1.A

2.B

3.C

4.D

5.A

6.B

7.C

8.D

9.A

10.B

二、填空題（每小題2分，共20分）

1.余3碼

2.數(shù)據(jù)輸入D、地址控制輸入A-Ao

3.0、1

4.輸入、原來

5.多對一、一對多

6.同一個、狀態(tài)

7.米里型

8.D觸發(fā)器、JK觸發(fā)器

9.5

10.多路選擇器型（MUX）、定序型

三、簡答題（各5分，共10分）

1.（5分）ispLSI1032中通用邏輯塊GLB的五種組態(tài)模式是標準組態(tài)，高速直通組

態(tài)，異或邏輯組態(tài)，單乘積項組態(tài)，多模式組態(tài)。其中單乘積項組態(tài)最快，多模式

和異或邏輯組態(tài)最慢。

2.（5分）小型控制器的組成框圖。

9

控制信號

四、時序電路分析題（10分）

1、（2分）右圖從左到右為AoA|A2A3……A15

2、（4分）F=A0A,A2A3A,A5A6A7+

F=AWA/A2A?A4A5A6A7A8A9AinAnAl2Al3Al4Al5

3、（4分）當變量A。A|A2A3……A”全位0時，輸出F=l,由打入信號打入標志觸發(fā)器保

存。F=1標志著三態(tài)門輸出信號為全0。這是判別總線上代碼全為0的電路。

五、組合電路設計（10分）

1、真值表（2分）

A,BiCi-iSiCi

00000

00110

01010

01101

10010

10101

11001

11111

10

s.=4?B十G

表達式：2分i

G=A4+4GJ+BjG.i

=AA+(A.?BJC._7

2、畫圖（3分）

S32

C31B32A32

3、（3分）32位加法器最長時間為：最低位異或門+31級進位+最高位異或門:

t=40ns+（20+20）nsX31+40ns=1320ns

六、時序電路分析（12分）

1、寫出狀態(tài)方程（3分）

+，

Qo=Do=醞

。產(chǎn)=0=￡

+,

Q"=D2=Q1

2、出狀態(tài)轉移表（3分）

11

3.狀態(tài)轉移圖（3分）

4、此電路是五進制計數(shù)器，可自啟動（3分）

七、硬件描述語言設計（14分）

rMODULEcounter

TITLE'3-bitGraycodecounter，;

（3分）<Clock,pin;

Xpin;

<Q2,QI,QOnodeistype'reg';

rQSTATE=[Q3,Q2,QO];

A=[0,0,0];

A=[0,0,1];

A=[0,1,1];

（3分），A=[0,1,0];

A=[l,1,0];

A=[l,1,1];

A=[l,0,1];

IA=[l,0,0];

CEQUATIONS

（2分）1QSTATE.CLK=Clock;

<"State_diagrainQSTATE

StateA;

CASEX==1:B;

X=O:H;

ENDCASE

StateB;

CASEX==1:C;

（分）

6X=O:A;

ENDCASE

StateH;

CASEX==1:A;

X=O:G;

ENDCASE

?END

1State_diagramQSTATE

StateA:ifX==lthenBelseH;

StateB:ifX=1thenCelseA

StateC:ifX==lthenDelseB

StateD:ifX==lthenEelseC

方案2

StateE:ifX=1thenFelseD

StateF:ifX=1thenGelseE

StateG:ifX=1thenHelseF

a|(00)

StateII:ifX==lthenA