《SOC 設計方法與實現(xiàn)》實驗報告

《SOC設計方法與實現(xiàn)》實驗報告2實驗目的完成一個數(shù)字系統(tǒng)的VerilogHDL描述和利用EDA工具的VerilogHDL仿真綜合環(huán)境對這一描述進行仿真并綜合，完整地從事一個數(shù)字VLSI系統(tǒng)的設計過程，理解和掌握現(xiàn)代集成電路的設計流程、硬件描述語言綜合理論等高層次設計方法以及它和物理實現(xiàn)之間的關系，鞏固在理論課階段學習的相關知識。3實驗平臺代碼輸入工具:QuartusII功能仿真:ModelSimSE6.2b綜合工具：DC，SynplifyPro8.6.24實驗內(nèi)容設計一個數(shù)字信號處理器系統(tǒng)，其功能為：在8位微控制器Intel8051的控制下對輸入信號進行數(shù)字濾波處理并根據(jù)輸入數(shù)據(jù)的大小產(chǎn)生一組控制液晶板的顯示。系統(tǒng)框圖如下：Intel8051是微處理器；TH99CHLS是要實現(xiàn)的系統(tǒng)。Display是一個液晶顯示板。它包括三個顯示區(qū)：一個時間顯示區(qū)，一個數(shù)字顯示區(qū)和一個由16個小方塊組成的信號幅度顯示區(qū)。顯示面板為共陰極驅(qū)動，接高電平時對應的面板顯示，接低時面板消失。其結(jié)構(gòu)見下圖所示。5：系統(tǒng)簡介和對應的模塊劃分5.1:系統(tǒng)的整體工作過程：(1)在外部信號PEbar的控制下，芯片從端口in讀入一個八位數(shù)據(jù)。(2)在(1)中輸入的數(shù)據(jù)與微處理器給出的另一個八位數(shù)據(jù)進行按位“與”操作。(3)在(2)中處理過的數(shù)據(jù)經(jīng)數(shù)字濾波后從端口out輸出。(4)TH99CHLS內(nèi)部產(chǎn)生一組時間信號，包括時和分，其格式為：(hh:mm)。這組時間信號的初值由微處理器給出，微處理器可以隨時對時間信號進行修改。(5)送往液晶顯示板的信號有三組：a.(4)中產(chǎn)生的時間信號，經(jīng)七段譯碼后從端口hour和minute送出；b.(3)中經(jīng)數(shù)字濾波的信號，在轉(zhuǎn)換成十進制并做七段譯碼后，百位經(jīng)端口c.(3)中經(jīng)數(shù)字濾波的信號，在經(jīng)過y=x壓縮后通過端口ap送出。5.2：數(shù)字濾波器數(shù)字濾波器的轉(zhuǎn)移函數(shù)為：濾波器的系數(shù)B0，B1，...，B6均由微處理器給出。微處理器可以根據(jù)需要修改這些系數(shù)。5.2:系統(tǒng)模塊說明和代碼說明：根據(jù)功能分析，將整個系統(tǒng)分為8個模塊。各個模塊對應的源文件和功能描述如下表所示。模塊名稱對應源文件功能說明將四位二進制譯碼為LED顯示。示裝置，為組合邏輯。H2DH2D.v進行16進制到十進制的轉(zhuǎn)換。輸入為8bit無符號數(shù)，輸出為百，十，個位數(shù)字(其中每個數(shù)字4bit位寬)，同樣為組合邏輯decoder_4X16decoder_4X16y=sqrt(x)壓縮后的數(shù)據(jù)送至顯示合邏輯。主要實現(xiàn)y=sqrt(x)的運算。主要是通過比較和查找表方式實現(xiàn)。一個時鐘周期。乘法器設計。通過移位加的方式實現(xiàn)。內(nèi)部通過狀態(tài)機實現(xiàn)。完成一次乘法需要8個時鐘周期時間時鐘模塊，主要是根據(jù)系統(tǒng)時鐘計算秒。通過計數(shù)器級聯(lián)的方式實現(xiàn)。這是整個系統(tǒng)比較核心的部分。主要實現(xiàn)濾波器的設計和與微處理器的接口時序設計。接口需要三態(tài)控制，并且要注意讀寫信號的控制，濾波器采用并行設計，用面積換取速度。TH99CHLSTH99CHLS.v頂層元件例化。主要是將上述各個模塊進行組合。整個功能框圖如下：Usqtdecoder_4X16Ude4X16_wbar_npebar_ncs_n decoderUdecoder1 decoderUdecoder2 Usqtdecoder_4X16Ude4X16_wbar_npebar_ncs_n decoderUdecoder1 decoderUdecoder2 pebar_ncs_nH2DUH2d1decoderUdecoder3decoderUdecoder4decoderUdecoder5decoderUdecoder6decoderUdecoder76：代碼功能測試下面是測試用的模塊介紹，模擬TH99CHLS外圍的單片機、控制信號和數(shù)據(jù)輸入等：模塊名稱對應的源文件功能說明產(chǎn)生時鐘頻率和復位信號濾波器數(shù)據(jù)的輸入wr_rd單片機WR,RD信號的模擬mcumcu.v主要是模擬單片機對TH99CHLS芯片的控制，包括寄存器的讀入與讀出等一系列操作頂層測試文件，主要是進行元件例化ModelSimSE功能仿真結(jié)果波形圖如下：第一張圖為前0-7us,第二張圖為7us-15us.詳細圖形見source中的1.bmp和2.bmp.也可以查看其下的vsim.wlf(需要安裝modelsim)。此圖為對TH99CHLS芯片內(nèi)部b0-b6(濾波器系數(shù))寄存器的操作和對mini,hour寄存器初始化的操作仿真結(jié)果。7：綜合結(jié)果及分析Synplify綜合結(jié)果如下：DC綜合結(jié)果如下：8：所占用的資源和數(shù)據(jù)通道分析該系統(tǒng)所占用的資源如下：在濾波器設計中，并沒有采用乘法器的復用，而是采用了多個乘法器的復制，犧牲面積來換取速讀的提高。綜合后的頻率能夠達到50MHz。濾波器的數(shù)據(jù)通道如下用多個乘法器）9：VerilogHDL代碼TH99CHLSUTH99(wbar_n,hour,minimcuUmcu(endmodulemoduledecoder(hex,endmodulemoduleTH99CHLS(wbar_n,hour,miniendmodulemodulewr_rd(wbar_n,parameterMCU_CLK=40;//25MHzparameterLL_DELAY=15;#MCU_CLK;#LL_DELAY;#LL_DELAY;#MCU_CLK;#MCU_CLK;#MCU_CLK;#MCU_CLK;#LL_DELAY;abus_low=read_addr;#LL_DELAY;#MCU_CLK;#MCU_CLK;#MCU_CLK;#MCU_CLK;endmodulemoduledecoder_4X16(endmodulewbar_n,hour,/*****************************//******************************************/abus_low<=dbus_in;end*/abus_low<=dbus_xio;/***************************************//*******************************************/4'b0111:dbus<=mcu_num;/********************************///inputthenum/********************************/wire[15:0]add_mul3456=add_mul34+addfir_out<=add_mul012+add_mul3456;endmoduleendmodulemoduleH2D(hex,hud,numhud=4'b0010;hud=4'b0000;num=hex_inner;endmodulemodulemcu(wbar_n,parameterMCU_CLK=40;//25MHzparameterLL_DELAY=15;parametermcu_num=8'hff;parametermcu_num_addr=8'h7;wr_rdUwrd(dbus_xio,wbar_n,#MCU_CLK;Uwrd.read_register(mcu_num_addr,if(mcu_num==mcu_numr)$display("mcu_numwr_rdisright,mcu_num=%h",mcu_num);endmodulemul_out_en,mul_out,mul_ina,mul_inb,parameterINPUT_WIDTH=8;parameterOUTPUT_WIDTH=16;parameterIDLE=4'b0000;parameterSTAGE_ONE=4'b0001;parameterSTAGE_TWO=4'b0010;parameterSTAGE_THREE=4'b0011;parameterSTAGE_FOUR=4'b0100;parameterSTAGE_FIVE=4'b0101;parameterSTAGE_SIX=4'b0110;parameterSTAGE_SEVEN=4'b0111;parameterSTAGE_EIGHT=4'b1000;outputreg[OUTPUT_WIDTH-1:0]mul_out;input[INPUT_WIDTH-1:0]mul_ina,mul_inb;reg[INPUT_WIDTH-1:0]inb;reg[OUTPUT_WIDTH-1:0]shifter;reg[OUTPUT_WIDTH-1:0]add_reg;nextstate=STAGE_ONE;STAGE_ONE:nextstate=STAGE_TWO;STAGE_TWO:nextstate=STAGE_THREE;STAGE_THREE:nextstate=STAGE_FOUR;STAGE_FOUR:nextstate=STAGE_FIVE;STAGE_FIVE:nextstate=STAGE_SIX;STAGE_SIX:nextstate=STAGE_SEVEN;STAGE_SEVEN:nextstate=STAGE_EIGHT;STAGE_EIGHT:mul_out<=add_reg;mul_out_en<=1'b1;STAGE_ONE:beginSTAGE_TWO:beginSTAGE_THREE:beginSTAGE_FOUR:beginSTAGE_FIVE:beginSTAGE_SIX:beginSTAGE_SEVEN:beginSTAGE_EIGHT:beginendmoduleparameterCLK_PERIOD=20;parameterMULTI_RATIO=2;parameterRESET_TIME=CLK_PERIOD*MULTI_RATIO+1;#RESET_TIMErst_n=1'b1;endmoduleendmoduleendmoduleendmoduleendmoduleendmodulefreelancedwithCNNforfouryears,coveringsevereweatherfromtornadoestotyphoons.(CNN)--IwillalwayswonderwhatitwasliketohuddlearoundashortwaveradioandSputnik.IalsomissedwatchingNeilArmstrongstepfootonthemoonandthefirstspaceAsakid,Iwasfascinatedwithwhatgoesoninthesky,andwhenNASApulledtheplugontheshuttleprogramIwasheartbroken.Yettheprivatizedspaceracehasrenewedmyanxiousforthenextone:aspacecapsulehangingfromacraneintheNewMexicodesert.YouandIwillhavethechancetowatchamantakealeapWatchmanjumpfrom96,000feetTuesday,IsatatworkgluedtothelivestreamoftheRIfeelthismissionwascreatedformebecauseIamalsoajournalistandaphotographer,Theguywhoisgoingtodothis,FelixBaumgartner,musthavethatsamefeeling,ataupperendofouratmosphere.Assoonasthe40-acreballoon,withskinnothickerthanadrycleaningbag,scrapedthegroundIknewitwasover.Howclaustrophobiaalmostgroundedsupersonicskydiverrecordholderand"capcom"(capsulecommunications),Col.JoeKittinger.HehunghisheadlowinmissioncontrolashetoldBaumgartnerthedisappointingnews:Missionaborted.ThesupersonicdescentcouldhappenasearlyasSunday.Then,Iwouldassume,hewillslowlystepoutonto