數(shù)字電子技術(shù)實驗指導書答案市公開課一等獎省賽課微課金獎課件

數(shù)字電子技術(shù)試驗試驗一基本邏輯門電路試驗第1頁燕山大學電子試驗中心一、基本邏輯門電路性能（參數(shù)）測試（一）試驗目標１.掌握TTL與非門、與或非門和異或門輸入與輸出之間邏輯關(guān)系。２.熟悉TTL中、小規(guī)模集成電路外型、管腳和使用方法。（二）試驗所用器件ｌ.二輸入四與非門74LS001片２.二輸入四或非門74LS021片３.二輸入四異或門74LS861片（三）試驗內(nèi)容１．測試二輸入四與非門74LS00一個與非門輸入和輸出之間邏輯關(guān)系。２．測試二輸入四或非門74LS02一個或非門輸入和輸出之間邏輯關(guān)系。３．測試二輸入四異或門74LS86一個異或門輸入和輸出之間邏輯關(guān)系。1.將器件引腳７與試驗臺“地（GND）”連接，（四）試驗提醒1.將器件引腳７與試驗臺“地（GND）”連接，將器件引腳１４與試驗臺十5Ｖ連接。2.用試驗臺電平開關(guān)輸出作為被測器件輸入。撥動開關(guān)，則改變器件輸入電平。3.將被測器件輸出引腳與試驗臺上電平指示燈(LED)連接。指示燈亮表示輸出低電平（邏輯為０），指示燈滅表示輸出高電平（邏輯為1）。

第2頁燕山大學電子試驗中心（五）試驗接線圖及試驗結(jié)果

74LS00中包含４個二輸入與非門，7402中包含４個二輸入或非門，7486中包含４個二輸入異或門，它們引腳分配圖見附錄。下面各畫出測試7400第一個邏輯門邏輯關(guān)系接線圖及測試結(jié)果。測試其它邏輯門時接線圖與之類似。測試時各器件引腳７接地，引腳１４接十５Ｖ。圖中Ｋ1、Ｋ2接電平開關(guān)輸出端，LED0是電平指示燈。第3頁燕山大學電子試驗中心

1、測試74LS00邏輯關(guān)系接線圖及測試結(jié)果第4頁燕山大學電子試驗中心

2、測試74LS02邏輯關(guān)系接線圖及測試結(jié)果第5頁燕山大學電子試驗中心3、測試74LS86邏輯關(guān)系接線圖及測試結(jié)果第6頁燕山大學電子試驗中心二、TTL、HC和HCT器件電壓傳輸特征(一)、試驗目標１.掌握TTL、HCT和HC器件傳輸特征。２.掌握萬用表使用方法。(二)、試驗所用器件１.六反相器７４ＬＳ０４片２.六反相器７４ＨＣ０４片３.六反相器７４ＨＣＴ０４片（三）、試驗內(nèi)容１.測試TTL器件７４ＬＳ０４一個非門傳輸特征。２.測試HC器件７４ＨＣ０４一個非門傳輸特征。３.測試HCT器件７４ＨＣＴ０４一個非門傳輸特征。（四）、試驗提醒１.注意被測器件引腳７和引腳１４分別接地和十5Ｖ。２.將試驗臺上４.７ＫΩ電位器RTL電壓輸出端連接到被測非門輸入端，RTL輸出端電壓作為被測非門輸入電壓。旋轉(zhuǎn)電位器改變非門輸入電壓值。３.按步長0.2Ｖ調(diào)整非門輸入電壓。首先用萬用表監(jiān)視非門輸入電壓，調(diào)好輸入電壓后，用萬用表測量非門輸出電壓，并統(tǒng)計下來。第7頁燕山大學電子試驗中心二、TTL、HC和HCT器件電壓傳輸特征（五）、試驗接線圖及試驗結(jié)果１.試驗接線圖

因為74LS04、74HC04和74HCT04邏輯功效相同，所以三個試驗接線圖是一樣。下面以第一個邏輯門為例，畫出試驗接線圖（電壓表表示電壓測試點）如右圖第8頁燕山大學電子試驗中心二、TTL、HC和HCT器件電壓傳輸特征輸入Vi(V)輸出Vo74LS0474HC0474HCT040.00.2…

1.21.4…4.85.0２.輸出無負載時74LS04、74HC04、74HCT04電壓傳輸特征測試數(shù)據(jù)第9頁燕山大學電子試驗中心二、TTL、HC和HCT器件電壓傳輸特征３.輸出無負載時74LS04、74HC04和74HCT04電壓傳輸特征曲線。

第10頁燕山大學電子試驗中心４.比較三條電壓傳輸特征曲線特點。

盡管只對三個芯片在輸出無負載情況下進行了電壓傳輸特征測試，不過從圖２.２、圖２.３和圖２.4所表示三條電壓傳輸特征曲線仍能夠得出以下觀點:

（1）74LS芯片最大輸入低電平VＩＬ低于74HC芯片最大輸入低電平VＩＬ，74LS芯片最小輸入高電平ＶＩＨ低于74HC芯片最小輸出高電平ＶＩＨ。（２）74LS芯片最大輸入低電平ＶＩＬ、最小輸入高電平ＶＩＨ與74HCT芯片最大輸入低電平ＶＩＬ、最小輸出高電平ＶＩＨ相同。（３）74LS芯片最大輸出低電平ＶＯＬ高于74HC芯片和74HCT芯片最大輸出低電平ＶＯＬ。74LS芯片最小輸出高電平ＶＯＨ低于74HC芯片和74HCT芯片最小輸出高電平ＶＯＨ。（４）74HC芯片最大輸出低電平ＶＯＬ、最小輸出高電平ＶＯＨ與74HCT芯片最大輸出低電平ＶＯＬ、最小輸出高電平ＶＯＨ相同。二、TTL、HC和HCT器件電壓傳輸特征第11頁燕山大學電子試驗中心5．在不考慮輸出負載能力情況下，從上述觀點能夠得出下面推論（１）74HCT芯片和74HC芯片輸出能夠作為74LS芯片輸入使用。（２）74LS芯片輸出能夠作為74HCT芯片輸入使用。實際上，在考慮輸出負載能力情況下，上述推論也是正確。應該指出，即使在教科書中和各種器件資料中，74LS芯片輸出作為74HC芯片輸入使用時，推薦方法是在74LS芯片輸出和十5Ｖ電源之間接一個幾千歐上拉電阻，不過因為對74LS芯片而言，一個74HC輸入只是一個很小負載，74LS芯片輸出高電平普通在３.5V～4.5V之間，所以在大多數(shù)應用中，74LS芯片輸出也能夠直接作為74HC芯片輸入。二、TTL、HC和HCT器件電壓傳輸特征第12頁燕山大學電子試驗中心三、邏輯門控制電路1.用與非門和異或門安裝如圖所表示電路。檢驗它真值表，說明其功效。第13頁燕山大學電子試驗中心三、邏輯門控制電路2、用３個三輸入端與非門IC芯片74LS10安裝如圖所表示電路從試驗臺上時鐘脈沖輸出端口選擇兩個不一樣頻率（約7khz和14khz）脈沖信號分別加到Ｘ0和Ｘ1端。對應Ｂ和Ｓ端數(shù)字信號全部可能組合，觀察并畫出輸出端波形，并由此得出Ｓ和Ｂ（及/Ｂ）功效。第14頁燕山大學電子試驗中心試驗二組合邏輯電路部件試驗試驗目標：掌握邏輯電路設計基本方法掌握EDA工具MAX-PlusII原理圖輸入方法掌握MAX-PlusII邏輯電路編譯、波形仿真方法第15頁燕山大學電子試驗中心組合邏輯電路部件試驗試驗內(nèi)容

利用EDA工具MAX-PlusII原理圖輸入法，分別輸入74138、7483圖元符號；建立74138、7483仿真波形文件，并進行波形仿真，統(tǒng)計波形；分析74138、7483邏輯關(guān)系。

1)．3-8譯碼器74138波形仿真

2)．4位二進制加法器7483波形仿真４位二進制加法器集成電路74LS83中，Ａ和Ｂ是兩個４位二進制數(shù)輸入端，Cout，S3,S2,S1,S0是５位輸出端。Cin是進位輸入端，而Cout是進位輸出端。（一）邏輯單元電路波形仿真第16頁燕山大學電子試驗中心（二）簡單邏輯電路設計

依據(jù)題目要求，利用EDA工具MAX-PlusII原理圖輸入法，輸入設計電路圖；建立對應仿真波形文件，并進行波形仿真，統(tǒng)計波形和輸入與輸出時延差；分析設計電路正確性。

組合邏輯電路部件試驗試驗內(nèi)容第17頁燕山大學電子試驗中心1.設計一個2-4譯碼器E為允許使能輸入線，A1、A2為譯碼器輸入，Q0、Q1、Q2、Q3分別為輸出，Φ為任意狀態(tài)。輸入輸出EA1A2Q0Q1Q2Q31ΦΦ111100001110110111011011111102-4譯碼器功效表以下第18頁燕山大學電子試驗中心2.設計并實現(xiàn)一個4位二進制全加器（1）二進制全加器原理

一個ｎ位二進制加法運算數(shù)字電路是由一個半加器和（ｎ－1）個全加器組成。它把兩個ｎ位二進制數(shù)作為輸入信號。產(chǎn)生一個（ｎ＋1）位二進制數(shù)作它和。如圖所表示。第19頁燕山大學電子試驗中心用全加器組成ｎ位二進制加法器

圖中Ａ和Ｂ是用來相加兩n位輸入信號，Ｃn-1，Ｓn-1，Ｓn-2，······Ｓ2,Ｓ1,Ｓ0是它們和。在該電路中對Ａ0和Ｂ0相加是用一個半加器，對其它位都用全加器。假如需要串接這些電路以增加相加位數(shù)，那么它第一級也必須是一個全加器。第20頁燕山大學電子試驗中心（2）設計步驟①設計1位二進制全加器，邏輯表示式以下：

Sn=An⊕Bn⊕Cn-1Cn=An·Bn＋Cn-1(An⊕Bn)An是被加數(shù)，Bn是加數(shù)，Sn是和數(shù)，Cn是向高位進位，Cn-1是低位進位。②利用1位二進制全加器組成一個4位二進制全加器第21頁燕山大學電子試驗中心3.交叉口通行燈邏輯問題實現(xiàn)

圖表示一條主干公路（東一面）與一條二級道路交叉點。車輛探測器沿著A、B、C和D線放置。當沒有發(fā)覺車輛時，這些敏感組件輸出為低電平‘0”。當發(fā)覺有車輛時，輸出為高電平“1”。交叉口通行燈依據(jù)以下邏輯關(guān)系控制:第22頁燕山大學電子試驗中心交叉口通行燈邏輯問題實現(xiàn)（a）東一西燈任何時候都是綠條件（1）C和D線均被占用；（2）沒有發(fā)覺車輛；（3）當A、B線沒同占用時，C或D任一條線被占用；（b）南一北燈任問時候都是綠條件（1）A和B線均被占用，而C和D線均未占用或只占用一條線；（2）當C和D均未被占用時，A或B任一條線被占用。第23頁燕山大學電子試驗中心交叉口通行燈邏輯問題實現(xiàn)

電路應有兩個輸出端，南北（SN）和東西（EW），輸出高電平對應綠燈亮，輸出低電平對應紅燈亮。用敏感組件輸出作為邏輯電路輸入信號，對所給邏輯狀態(tài)建立一個真值表，化簡后得最簡邏輯表示式，用與非門實現(xiàn)該電路、并用波形仿真設計電路功效，分析其正確性之。第24頁燕山大學電子試驗中心4.設計一個7位奇/偶校驗器

奇/偶校驗代碼是在計算機中慣用一個可靠性代碼。它由信息碼和一位附加位——奇/偶校驗位組成。這位校驗位取值(0或1)將使整個代碼串中1個數(shù)為奇數(shù)（奇校驗代碼）或為偶數(shù)（偶校驗代碼）。第25頁燕山大學電子試驗中心(1)奇/偶校驗位發(fā)生器(A)奇/偶校驗位發(fā)生器就是依據(jù)輸入信息碼產(chǎn)生對應校驗位。如圖是4位信息碼奇校驗位發(fā)生器電路。可推知:當B3B4B2B1中1個數(shù)為偶數(shù)時此奇校驗位發(fā)生器輸出校驗位P為1，反之為0。

代碼分別為a0、a1、a2、a3、a4、a5、a6;奇校驗位為P，偶校驗位為E。邏輯表示式以下：

/P=a0⊕a1⊕a2⊕a3⊕a4⊕a5⊕a6E=P。(B)設計一個7位二進制奇/偶校驗位發(fā)生器第26頁燕山大學電子試驗中心（2）奇/偶校驗代碼校驗器(A)奇/偶校驗器用于檢驗奇(偶)校驗代碼在傳送和存放中有否出現(xiàn)差錯，它含有發(fā)覺全部奇數(shù)個位數(shù)錯能力。

(B)設計一個8位二進制奇校驗器代碼分別為a0、a1、a2、a3、a4、a5、a6、/p奇校驗器。邏輯表示式以下：

S=a0⊕a1⊕a2⊕a3⊕a4⊕a5⊕a6⊕P

顯然，當校驗器輸入代碼a0a1a2a3a4a5a6/p中1個數(shù)為奇數(shù)時，校驗器輸出S為1、反之S為0。第27頁燕山大學電子試驗中心5.設計一個四選一（數(shù)據(jù)選擇器）電路

數(shù)據(jù)選擇器又稱輸入多路選擇器、多路開關(guān)。它功效是在選擇信號控制下，從若干路輸入數(shù)據(jù)中選擇某一路輸入數(shù)據(jù)作為輸出。第28頁燕山大學電子試驗中心E是選通使能端，A1、A0分別是選擇信號端，D0、D1、D2、D3分別是四路數(shù)據(jù)，F(xiàn)是輸出端。選通選擇信號四路數(shù)據(jù)輸出EA1A0DF1ΦΦΦ0000D0～D3D0001D0～D3D1010D0～D3D2011D0～D3D3一個四選一數(shù)據(jù)選擇器功效表第29頁燕山大學電子試驗中心6.設計一個1:4數(shù)據(jù)分配器

數(shù)據(jù)分配器功效是在選通（G）和選擇信號(Cn)線控制下將一路輸入數(shù)據(jù)（D）分別分配給對應輸出端（Yn）。

第30頁燕山大學電子試驗中心G是選通使能端，S1、S0分別是選擇端，D是一路輸入數(shù)據(jù)，Y0、Y1、Y2、Y3分別是選擇輸出。輸入輸出GS1S0DY0Y1Y2Y31ΦΦΦ1111000DD111001D1D11010D11D1011D111D1:4數(shù)據(jù)分配器功效表第31頁燕山大學電子試驗中心7.設計并實現(xiàn)2位二進制數(shù)字比較器功效描述：比較A1A0和B1B0兩個2位二進制數(shù)：En使能端，En=1有效。當A1A0＝B1B0時，電路輸出端E=1，其它情況時E=0；當A1A0＞B1B0時，電路輸出端L=1,其它情況時L=0；當A1A0＜B1B0時，電路輸出端S=1,其它情況時S=0；對設計電路進行波形仿真,統(tǒng)計結(jié)果。第32頁燕山大學電子試驗中心試驗三時序電路設計第33頁燕山大學電子試驗中心（一）觸發(fā)器試驗試驗目標1．掌握RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器工作原理。2．學會正確使用RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器。第34頁燕山大學電子試驗中心試驗內(nèi)容1.用74LS00組成一個RS觸發(fā)器。給出R、S波形序列，進行波形仿真，說明RS觸發(fā)器功效。

2.D觸發(fā)器DFF（或雙D觸發(fā)器74LS74中一個D觸發(fā)器）功效測試。

D觸發(fā)器輸入端口CLR是復位或清零，PRN是（置位）；給定D（數(shù)據(jù)）、CLK（時鐘）波形序列，進行波形仿真，統(tǒng)計輸入與輸出Q波形。說明D觸發(fā)器是電平觸發(fā)還是上升沿觸發(fā)，分析原因。

3.JK觸發(fā)器JKFF（或雙JK觸發(fā)器74LS73、74LS76中一個JK觸發(fā)器）功效測試與分析。

JK觸發(fā)器輸入端口CLR是復位端，PRN是置位端，CLKS是時鐘。給出CK，J，K波形，仿真JK觸發(fā)器功效，說明JK觸發(fā)器CLK何時有效。

D觸發(fā)器74LS74是上升沿觸發(fā)，JK觸發(fā)器74LS73是下降沿觸發(fā)第35頁燕山大學電子試驗中心（二）簡單時序電路設計試驗試驗目標學習利用EDA工具設計簡單時序電路。掌握簡單時序電路分析、設計、波形仿真、器件編程及測試方法第36頁燕山大學電子試驗中心試驗內(nèi)容1.用D觸發(fā)器DFF（或74LS74）組成4位二進制計數(shù)器（分頻器）

(1)輸入所設計4位二進制計數(shù)器電路并編譯。

(2)建立波形文件，對所設計電路進行波形仿真。并統(tǒng)計Q0、Q1、Q2、Q3狀態(tài)。

(3)對所設計電路進行器件編程。將CLK引腳連接到試驗系統(tǒng)單脈沖輸出插孔，4位二進制計數(shù)器輸出端Q0、Q1、Q2、Q3連接到LED顯示燈，CLR、PRN端分別連接到試驗系統(tǒng)兩個開關(guān)輸出插孔。

(4)由時鐘CLK輸入單脈沖，統(tǒng)計輸入脈沖數(shù)，同時觀察Q0、Q1、Q2、Q3對應LED顯示燈改變情況。第37頁燕山大學電子試驗中心2．異步計數(shù)器

異步計數(shù)器是指輸入時鐘信號只作用于計數(shù)單元中最低位觸發(fā)器，各觸發(fā)器之間相互串行，由低一位觸發(fā)器輸出逐一向高一位觸發(fā)器傳遞，進位信號而使得觸發(fā)器逐層翻轉(zhuǎn)，所以前級狀態(tài)改變是下級改變條件，只有低位觸發(fā)器翻轉(zhuǎn)后才能產(chǎn)生進位信號使高位觸發(fā)器翻轉(zhuǎn)。第38頁燕山大學電子試驗中心1）計數(shù)器單元電路仿真a)用74LS93組成一個2位十六進制計數(shù)器，并進行波形仿真，74LS93圖示以下。

第39頁燕山大學電子試驗中心b)用74LS90組成一個2位BCD碼計數(shù)器，并進行波形仿真。74LS90圖示以下第40頁燕山大學電子試驗中心2）設計異步十進制計數(shù)器a)用JK觸發(fā)器JKFF（或雙JK觸發(fā)器74LS73、7476）組成1位十進制計數(shù)器（或BCD計數(shù)器）

第41頁燕山大學電子試驗中心JK觸發(fā)器b)對所設計計數(shù)器，建立對應波形文件，進行波形仿真。并統(tǒng)計計數(shù)值Q0、Q1、Q2、Q3狀態(tài)。c)對設計計數(shù)器進行器件編程、連線，由時鐘端CLK輸入單脈沖，測試并統(tǒng)計Q0、Q1、Q2、Q3狀態(tài)改變，驗證設計電路正確性。第42頁燕山大學電子試驗中心3.移位存放器移位存放器一個能存放二進制代碼，并能在時鐘控制下對代碼進行右移或左移同時時序電路。計算機執(zhí)行四則運算和邏輯移位等指令少不了移位存放器，另外，移位存放器還可用于計算機串行傳輸口串并行信息轉(zhuǎn)換電路。第43頁燕山大學電子試驗中心1)集成移位存放器波形仿真74LS95是4位并/串輸入，并行輸出，雙向移位移位存放器。第44頁燕山大學電子試驗中心移位存放器用JK觸發(fā)器設計一個4位串行輸入，并行輸出右移存放器。針對所設計電路建立對應波形仿真文件，進行波形仿真，器件編程，驗證所設計電路正確性。用JK觸發(fā)器設計4位并行輸入，串行輸出右移存放器。對所設計4位右移存放器建立對應波形仿真文件，進行波形仿真。第45頁燕山大學電子試驗中心4.自循環(huán)存放器（1）用D觸發(fā)器DFF（或74LS74）組成一個四位自循環(huán)存放器。方法是第一級Q端接第二級D端，依次類推，最終第四級Q端接第一級D端。四個D觸發(fā)器CLK端連接在一起，然后接單脈沖時鐘。（2）對設計電路建立對應波形仿真文件，進行波形仿真。將觸發(fā)器Q0置1（即PRN0輸入一個負脈沖），Q1、Q2、Q3清0（即CLR1、CLR2、CLR3輸入一個負脈沖）。（3）進行器件編程（定義自循環(huán)存放器輸入/輸出引腳號）。（4）連線驗證所設計電路正確性預置初始狀態(tài)（與波形仿真相同），自循環(huán)存放器PRNi和CLRi端連接到開關(guān)電平輸出插空，輸入端CLK引腳連接到試驗系統(tǒng)單脈沖輸出插孔，輸出端Q0、Q1、Q2、Q3連接到LED顯示燈。由時鐘CLK輸入端輸入單脈沖，觀察并統(tǒng)計Q0、Q1、Q2、Q3狀態(tài)改變。第46頁燕山大學電子試驗中心5．同時計數(shù)器

所謂同時計數(shù)器是指計數(shù)器中各觸發(fā)器統(tǒng)一使用同一輸入輸入時鐘脈沖（計數(shù)脈沖）信號，在同一時刻全部觸發(fā)器同時翻轉(zhuǎn)并產(chǎn)生進位信號。第47頁燕山大學電子試驗中心(1)用74LS191組成一個2位十六進制計數(shù)器，并進行波形仿真。第48頁燕山大學電子試驗中心(2)用74LS160組成一個2位BCD碼計數(shù)器，并進行波形仿真。第49頁燕山大學電子試驗中心試驗四基于VHDL基本邏輯電路設計試驗目標：學會使用VHDL語言設計數(shù)字單元電路方法。掌握用VHDL語言設計數(shù)字單元電路調(diào)試，波形仿真方法。第50頁燕山大學電子試驗中心（一）基于VHDL組合邏輯電路設計

用VHDL語言編寫實現(xiàn)以下器件功效程序并進行編譯、波形仿真。1.二輸入與非門2.三態(tài)門電路與總線緩沖器3.BCD-7段LED譯碼器4.設計一個1:4數(shù)據(jù)分配器（功效說明見試驗二.(二).6）

5.設計一個四位全加器（功效說明見試驗二.(二).2）

6.設計一個7位奇偶校驗電路（功效說明見試驗二.(二).4）

7.數(shù)字比較器，設計4位二進制數(shù)字比較器

第51頁燕山大學電子試驗中心（二）基于VHDL時序電路設計

用VHDL語言編寫實現(xiàn)以下器件功效程序并進行編譯、波形仿真與器件編程，并測試其功效。（1）觸發(fā)器和鎖存器：設計一個D觸發(fā)器（2）計數(shù)器，設計一位十進制計數(shù)器（BCD碼計數(shù)器）注：VHDL程序范例見附件1“六進制計數(shù)器”

第52頁燕山大學電子試驗中心（二）時序電路設計（3）4位移位存放器設計

a.4位右移存放器功效要求，四位數(shù)據(jù)并行一次輸入，串行右移依次輸出，高位填充“0”。

b.4位左移存放器2功效要求，四位數(shù)據(jù)串行左移依次輸入，并行一次輸出。第53頁燕山大學電子試驗中心VHDL語言設計范例第54頁燕山大學電子試驗中心試驗五數(shù)字系統(tǒng)設計綜合試驗（一）設計一個十進制脈沖計數(shù)裝置1．電路元器件：第55頁燕山大學電子試驗中心(一)設計一個十進制脈沖計數(shù)裝置2．試驗步驟（1）自行設計BCD-7