第7講：VHDL對(duì)電路結(jié)構(gòu)描述方法

第七講VHDL語(yǔ)言對(duì)電路結(jié)構(gòu)的描述方法1提綱結(jié)構(gòu)模型層次與抽象類(lèi)屬配置總結(jié)2結(jié)構(gòu)模型的基本要素在結(jié)構(gòu)模型的描述中，一個(gè)數(shù)字系統(tǒng)是由模塊和模塊之間的互連構(gòu)成的這些模塊本身可以用行為模型或結(jié)構(gòu)模型來(lái)描述每一個(gè)模塊都有自己獨(dú)立的entity和architecture結(jié)構(gòu)3結(jié)構(gòu)描述方法定義設(shè)計(jì)中的模塊描述模塊間的互連4結(jié)構(gòu)描述方法half_adder和or_2的entity/architecture必須已經(jīng)存在5結(jié)構(gòu)描述方法：狀態(tài)機(jī)舉例6結(jié)構(gòu)描述方法：狀態(tài)機(jī)舉例

結(jié)構(gòu)化描述和電路圖是一一對(duì)應(yīng)的關(guān)系注意上面的例子中沒(méi)有連接的端口用“open”來(lái)表示7層次化與抽象性8層次化與抽象性9層次化與抽象性結(jié)構(gòu)化的描述是可以嵌套的結(jié)構(gòu)化描述通過(guò)嵌套就形成了一個(gè)層次化的模型在進(jìn)行仿真之前，這種層次化的結(jié)構(gòu)需要被展平（flattened）層次化結(jié)構(gòu)中的最底層單元的行為描述必須存在10層次化與抽象性11層次化與抽象性

在這種層次化結(jié)構(gòu)中可以方便地引用IPcore和廠家?guī)鞂?duì)其中某一特定的部件，可以在不同的抽象層次上進(jìn)行仿真12類(lèi)屬（Generic）定義利用類(lèi)屬定義可以實(shí)現(xiàn)參數(shù)化的電路描述13類(lèi)屬在層次化描述中的運(yùn)用14類(lèi)屬在層次化描述中的運(yùn)用：全加器舉例15類(lèi)屬在層次化描述中的運(yùn)用：全加器舉例16類(lèi)屬定義的優(yōu)先權(quán)17類(lèi)屬定義的優(yōu)先權(quán)類(lèi)屬映射的優(yōu)先權(quán)高于模塊內(nèi)部的定義！18類(lèi)屬（Generic）的運(yùn)用類(lèi)屬是常數(shù)型對(duì)象，在Architecture中只能讀在編譯VHDL程序時(shí)，必須指明類(lèi)屬的值類(lèi)屬是VHDL接口定義的一部分，但沒(méi)有電路上的對(duì)應(yīng)對(duì)象類(lèi)屬不僅可以用來(lái)描述延遲參數(shù)，而且是一種強(qiáng)大的結(jié)構(gòu)描述手段19類(lèi)屬的運(yùn)用：N輸入門(mén)電路20類(lèi)屬的運(yùn)用：N輸入“或”門(mén)電路21類(lèi)屬的運(yùn)用：N位寄存器22生成語(yǔ)句（GenerateStatement）生成語(yǔ)句以一種參數(shù)化的方式來(lái)描述邏輯電路的規(guī)則化互連運(yùn)用生成語(yǔ)句的前提條件簡(jiǎn)明的描述所實(shí)例化的電路是一種重復(fù)的結(jié)構(gòu)23生成語(yǔ)句（GenerateStatement）24生成語(yǔ)句的運(yùn)用：8位加法器的描述25生成語(yǔ)句的運(yùn)用：8位加法器的描述首先需要識(shí)別具有規(guī)則互連的邏輯電路定義局部的信號(hào)陣列來(lái)實(shí)現(xiàn)其中的規(guī)則互連部分編寫(xiě)生成語(yǔ)句類(lèi)似于循環(huán)（loop）和多維陣列特別關(guān)注其中沒(méi)有連接的信號(hào)！完成設(shè)計(jì)的其余部分26配置（Configurations）語(yǔ)句27配置（Configuration）語(yǔ)句一個(gè)設(shè)計(jì)實(shí)體（entity）可以有多個(gè)備選的結(jié)構(gòu)（architecture）配置語(yǔ)句（configuration）定義了設(shè)計(jì)實(shí)體和特定結(jié)構(gòu)間的對(duì)應(yīng)關(guān)系28配置語(yǔ)句：組成部件的綁定29配置語(yǔ)句：組成部件的綁定在綁定過(guò)程中，我們關(guān)注于結(jié)構(gòu)而非實(shí)體通過(guò)綁定可以加強(qiáng)設(shè)計(jì)的共享：設(shè)計(jì)細(xì)節(jié)的變更可以通過(guò)變更配置來(lái)方便地實(shí)現(xiàn)，整個(gè)系統(tǒng)的高層結(jié)構(gòu)和組成保持不變。30VHDL語(yǔ)言默認(rèn)的綁定規(guī)則查找同名的實(shí)體如果存在多個(gè)同名實(shí)體，則將最后編譯的結(jié)構(gòu)進(jìn)行綁定31VHDL語(yǔ)言默認(rèn)的綁定規(guī)則32配置語(yǔ)句的綁定33配置語(yǔ)句的綁定34總結(jié)結(jié)構(gòu)模型對(duì)實(shí)際電路結(jié)構(gòu)