數(shù)字電子技術基礎習題冊答案

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--內頁可以根據(jù)需求調整合適字體及大小--數(shù)字電子技術基礎習題冊答案7-11(共25頁)PAGE第7章時序邏輯電路【7-1】已知時序邏輯電路如圖所示，假設觸發(fā)器的初始狀態(tài)均為0。(1)寫出電路的狀態(tài)方程和輸出方程。(2)分別列出X=0和X=1兩種情況下的狀態(tài)轉換表，說明其邏輯功能。(3)畫出X=1時，在CP脈沖作用下的Q1、Q2和輸出Z的波形。圖解：1．電路的狀態(tài)方程和輸出方程2．分別列出X=0和X=1兩種情況下的狀態(tài)轉換表，見題表所示。邏輯功能為當X=0時，為2位二進制減法計數(shù)器；當X=1時，為3進制減法計數(shù)器。3．X=1時，在CP脈沖作用下的Q1、Q2和輸出Z的波形如圖(b)所示。題表X=0X=1Q2Q1Q2Q1000011101001010000圖(b)【7-2】電路如圖所示，假設初始狀態(tài)QaQbQc=000。(1)寫出驅動方程、列出狀態(tài)轉換表、畫出完整的狀態(tài)轉換圖。(2)試分析該電路構成的是幾進制的計數(shù)器。圖解：1．寫出驅動方程2．寫出狀態(tài)方程3．列出狀態(tài)轉換表見題表，狀態(tài)轉換圖如圖(b)所示。4．由FFa、FFb和FFc構成的是六進制的計數(shù)器。【7-3】在二進制異步計數(shù)器中，請將正確的進位端或借位端（Q或）填入下表觸發(fā)方式計數(shù)器類型加法計數(shù)器減法計數(shù)器上升沿觸發(fā)由（）端引出進位由（）端引出借位下降沿觸發(fā)由（）端引出進位由（）端引出借位解：題表7-3【7-4】電路如圖(a)所示，假設初始狀態(tài)Q2Q1Q0=000。1.試分析由FF1和FF0構成的是幾進制計數(shù)器；2.說明整個電路為幾進制計數(shù)器。列出狀態(tài)轉換表，畫出完整的狀態(tài)轉換圖和CP作用下的波形圖。(a)(b)圖解：1、由FF1和FF0構成的是三進制加法計數(shù)器（過程從略）2、整個電路為六進制計數(shù)器。狀態(tài)轉換表（略），完整的狀態(tài)轉換圖和CP作用下的波形圖如下圖?！?-5】某移位寄存器型計數(shù)器的狀態(tài)轉換表如表所示。請在圖中完成該計數(shù)器的邏輯圖，可以增加必要的門電路。要求：寫出求解步驟、畫出完整的狀態(tài)轉換圖。（Q3為高位）表圖解：根據(jù)狀態(tài)轉換表畫次態(tài)卡諾圖，求出狀態(tài)方程。；；；由狀態(tài)方程寫驅動方程。；；；驗證自啟動，畫完整狀態(tài)轉換圖。電路可自啟動。電路圖如下圖?！?-6】在圖(a)所示電路中，由D觸發(fā)器構成的六位移位寄存器輸出Q6Q5Q4Q3Q2Q1的初態(tài)為010100，觸發(fā)器FF的初態(tài)為0，串行輸入端DSR=0。請在圖(b)中畫出A、Q及B的波形。(a)(b)圖解：波形圖如圖(b)所示。圖(b)【7-7】分析圖所示電路，說明它們是多少進制計數(shù)器(a)(b)圖解：圖(a)，狀態(tài)轉換順序[QDQCQBQA]=01234560，是7進制計數(shù)器；圖(b)，[QDQCQBQA]=67891011121314156，是10進制計數(shù)器；【7-8】分析圖所示電路的工作過程畫出對應CP的輸出QaQdQcQb的波形和狀態(tài)轉換圖（采用二進制碼的形式、Qa為高位）。2.按QaQdQcQb順序電路給出的是什么編碼3.按QdQcQbQa順序電路給出的編碼又是什么樣的圖解：1狀態(tài)轉換圖為2按QaQdQcQb順序電路給出的是5421碼3.按QdQcQbQa順序電路給出的編碼如下0000→0010→0100→0110→1000→0001→0011→0101→0111→1001→0000【7-10】試用2片4位二進制計數(shù)器74LS160采用清零法和置數(shù)法分別實現(xiàn)31進制加法計數(shù)器。解：答案略?！?-9】圖為由集成異步計數(shù)器74LS90、74LS93構成的電路，試分別說明它們是多少進制的計數(shù)器。(a)(b)(c)圖解：圖(a)，狀態(tài)轉換順序[QDQCQB]=0120，是3進制計數(shù)器；圖(b)，狀態(tài)轉換順序[QDQCQB]=01230，是4進制計數(shù)器；圖(c)，是37進制計數(shù)器。【7-11】圖所示為一個可變進制計數(shù)器。其中74LS138為3線/8線譯碼器，當S1=1且時，進行譯碼操作，即當A2A1A0從000到111變化時，依次被選中而輸出低電平。74LS153為四選一數(shù)據(jù)選擇器。試問當MN圖解：4個JK觸發(fā)器構成二進制加法計數(shù)器，當計數(shù)到[Q4Q3Q2Q1]=10000時，74LS138滿足使能條件，對[Q3Q2Q1]的狀態(tài)進行譯碼，譯碼器的輸出Y經(jīng)過4選1數(shù)據(jù)選擇器74LS153，在[MN]的控制下，被選中的Y信號，以低電平的形式對計數(shù)器清零。不同的[MN]即可改變圖所示電路的計數(shù)進制，具體見下表。MN進制00八01九10十四11十五第8章存儲器【8-1】填空1．按構成材料的不同，存儲器可分為磁芯和半導體存儲器兩種。磁芯存儲器利用來存儲數(shù)據(jù)；而半導體存儲器利用來存儲數(shù)據(jù)。兩者相比，前者一般容量較；而后者具有速度的特點。2．半導體存儲器按功能分有和兩種。3．ROM主要由和兩部分組成。按照工作方式的不同進行分類，ROM可分為、和三種。4．某EPROM有8條數(shù)據(jù)線，13條地址線，則存儲容量為。5．DRAM速度SRAM，集成度SRAM。6．DRAM是RAM，工作時（需要，不需要）刷新電路；SRAM是RAM，工作時（需要，不需要）刷新電路。7.FIFO的中文含義是。解：1．正負剩磁，器件的開關狀態(tài)，大，快。2．ROM，RAM。3．地址譯碼器，存儲矩陣，固定內容的ROM、PROM，EPROM三種。4．213×8。5．低于，高于。6．動態(tài)，需要；靜態(tài)，不需要。7．先進先出數(shù)據(jù)存儲器?！?-2】圖是16×4位ROM，A3A2A1A0為地址輸入，D3D2D1D0為數(shù)據(jù)輸出，試分別寫出D3、D2、D圖解：【8-3】用16×4位ROM做成兩個兩位二進制數(shù)相乘（A1A0×B1B0解：圖【8-4】由一個三位二進制加法計數(shù)器和一個ROM構成的電路如圖(a)所示1．寫出輸出F1、F2和F3的表達式；2．畫出CP作用下F1、F2和F3的波形（計數(shù)器的初態(tài)為”0“）(a)(b)圖解：1．2．圖（b）【8-5】用ROM實現(xiàn)全加器。解：圖第9章可編程邏輯器件及Verilog語言【9-1】簡述CPLD與FPGA的結構特點解：CPLD采用了與或邏輯陣列加上輸出邏輯單元的結構形式；而FPGA的電路結構由若干獨立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接成所需要的數(shù)字系統(tǒng)。CPLD屬于粗粒結構，F(xiàn)PGA屬于細粒結構。CPLD是基于乘積項的可編程結構，而在FPGA中，其基本邏輯單元LE是由可編程的查找表（LUT，Look-UpTable）構成的，LUT本質上就是一個RAM?！?-2】簡述手工設計與PLD設計的流程解：答：手工設計：第一步，設計電路，畫出邏輯圖；第二步，選擇邏輯元器件。第三步，進行正確的連線。PLD的設計流程：首先根據(jù)設計要求寫出相應的邏輯表達式，畫出設計草圖，接著在計算機上利用PLD軟件通過原理圖輸入方式或硬件描述語言（HDL）輸入方式輸入邏輯設計描述，經(jīng)計算機仿真驗證后，下載到PLD器件中，最后再通過外部實際輸入輸出對設計進行驗證。【9-3】用PLD器件實現(xiàn)的電路仿真結果如圖所示，請指出電路的功能。(a)(b)(c)圖解：圖(a)為二選一數(shù)據(jù)選擇器，圖(b)邊沿型D觸發(fā)器，圖(c)為電平觸發(fā)D觸發(fā)器?！?-4】Verilog語言程序清單如下，寫出電路的邏輯功能，并通過QuartusII進行仿真。modulecount(out,data,load,reset,clk);output[7:0]out;input[7:0]data;inputload,clk,reset;reg[7:0]out;always@(posedgeclk)beginif(!reset)out=8'h00;elseif(load)out=data;elseout=out-1;endendmodule解：Verilog語言程序清單如下，寫出電路的邏輯功能，并通過QuartusII進行仿真。modulecount(out,data,load,reset,clk);output[7:0]out;input[7:0]data;inputload,clk,reset;reg[7:0]out;always@(posedgeclk)beginif(!reset)out=8'h00;elseif(load)out=data;elseout=out-1;endendmodule【9-5】Verilog語言程序清單如下，寫出電路的邏輯功能表，并通過QuartusII進行仿真。moduleyima(A,EN,Y);output[7:0]Y;input[2:0]A;inputEN;reg[7:0]Y;wire[3:0]temp={A,EN};always case(temp) 4'b0001:Y=8'b00000001; 4'b1001:Y=8'b00000010; 4'b0101:Y=8'b00000100; 4'b1101:Y=8'b00001000; 4'b0011:Y=8'b00010000; 4'b1011:Y=8'b00100000; 4'b0111:Y=8'b01000000; 4'b1111:Y=8'b; default:Y=8'b; endcaseendmodule解：3輸入8輸出譯碼器。仿真波形圖見(a)，仿真電路圖見(b)。(a)仿真波形圖(b)仿真電路圖圖【9-6】Verilog語言程序清單如下，寫出電路的邏輯功能表，并通過QuartusII進行仿真。modulebianma(Y,A);output[2:0]A;input[7:0]Y;reg[2:0]A;wire[7:0]temp=Y;always case(temp) 8'b00000001:A=3'b000; 8'b00000010:A=3'b100; 8'b00000100:A=3'b010; 8'b00001000:A=3'b110; 8'b00010000:A=3'b001; 8'b00100000:A=3'b101; 8'b01000000:A=3'b011; 8'b:A=3'b111; defaultA=3'b000; endcaseendmodule解：8輸入3輸出編碼器。仿真波形圖見(a)，仿真電路圖見(b)。（a）仿真波形圖(b)仿真電路圖圖【9-7】用Verilog寫出60進制計數(shù)器的程序，并進行仿真第10章脈沖產(chǎn)生及變換電路【10-1】試計算圖中單穩(wěn)態(tài)觸發(fā)器74LS122的暫穩(wěn)態(tài)時間，Rext=10k、Cext=100nF。圖解：根據(jù)圖中所給參數(shù)，暫穩(wěn)態(tài)時間twtw==1010310010-9=【10-2】圖（a）是由555定時器構成的單穩(wěn)態(tài)觸發(fā)電路。1.簡要說明其工作原理；2.計算暫穩(wěn)態(tài)維持時間tw3.畫出在圖（b）所示輸入ui作用下的uC和uO的波形。4.若ui的低電平維持時間為15ms，要求暫穩(wěn)態(tài)維持時間tw不變，應采取什么措施(a)（b）圖解：1、工作原理（略）；2、暫穩(wěn)態(tài)維持時間tw==10ms；3、uc和uo的波形如下圖：4若ui的低電平維持時間為15ms，要求暫穩(wěn)態(tài)維持時間tw不變，可加入微分電路【10-3】圖（a）為由555定時器和D觸發(fā)器構成的電路，請問：1．555定時器構成的是那種脈沖電路2．在圖（b）中畫出uc、u01、u02的波形；3．計算u01和u02的頻率。（a）（b）圖解：1、555定時器構成多諧振蕩器2、uc,uo1,uo2的波形3、uo1的頻率f1=uo2的頻率f2=158Hz【10-4】由555定時器構成的電路如圖(a)所示，其中、?；卮鹣铝袉栴}：1.說明由555定時器構成的電路名稱。2.如果輸入信號ui如圖(b)所示，畫出電路輸出uo的波形。(a)(b)圖解：1.該電路為555定時器構成的施密特觸發(fā)器?！?3分)2.由電路圖可知，電路的閾值電壓為在給定輸入ui信號條件下，電路輸出uo的波形如圖(b)所示。……………(3分)圖(b)【10-5】由555定時器構成的施密特觸發(fā)器如圖（a）所示。1．在圖（b）中畫出該電路的電壓傳輸特性曲線；2．如果輸入ui為圖（c）的波形；所示信號，對應畫出輸出uO的波形；3．為使電路能識別出ui中的第二個尖峰，應采取什么措施4．在555定時器的哪個管腳能得到與3腳一樣的信號，如何接法（a）（b）（c）圖圖(b)解：1．見圖(b)所示。2.見圖(c)所示。3.為使電路能識別出uI中的第二個尖峰，應使5腳接3V左右控制電壓，降低閾值。4.7腳，在7腳與電源間接上拉電阻。 【10-6】由555定時器構成的電子門鈴電路如圖所示，按下開關S使門鈴Y鳴響，且抬手后持續(xù)一段時間。1.計算門鈴鳴響頻率；2.在電源電壓VCC不變的條件下，要使門鈴的鳴響時間延長，可改變電路中哪個元件的參數(shù)3.電路中電容C2和C3具有什么作用圖解：1.已知555定時器構成多諧振蕩器，門鈴振蕩頻率為2.R3和C4構成放電回路，使兩個參數(shù)增大，可延長放電時間常數(shù)。3.電容C2具有濾波作用，抑制電源中的高頻干擾；電容C3具有“通交流、阻斷直流”作用?！?0-7】圖為由兩個555定時器接成的延時報警器，當開關S斷開后，經(jīng)過一定的延遲時間td后揚聲器開始發(fā)出聲音。如果在遲延時間內閉合開關，揚聲器停止發(fā)聲。在圖中給定的參數(shù)下，計算延遲時間td和揚聲器發(fā)出聲音的頻率。圖解：延遲時間揚聲器發(fā)出聲音的頻率第11章數(shù)模與模數(shù)轉換器【11-1】填空1．8位D/A轉換器當輸入數(shù)字量只有最高位為高電平時輸出電壓為5V,若只有最低位為高電平，則輸出電壓為。若輸入為，則輸出電壓為。2．A/D轉換的一般步驟包括、、和。3．已知被轉換信號的上限頻率為10kHZ，則A/D轉換器的采樣頻率應高于。完成一次轉換所用時間應小于。4．衡量A/D轉換器性能的兩個主要指標是和。5．就逐次逼近型和雙積分型兩種A/D轉換器而言，抗干擾能力強；轉換速度快。解：1．40mV，。2．采樣，保持，量化，編碼。3．20kHz，。4．精度，速度。5．雙積分型，逐次逼近型。【11-2】對于一個8位D/A轉換器，若最小輸出電壓增量為，試問當輸入代碼為01001101時，輸出電壓uo為多少伏若其分辨率用百分數(shù)表示是多少解：輸出電壓Uo=；分辨率為1/（28-1）。【11-3】圖為一個由四位二進制加法計數(shù)器，D/A轉換器，電壓比較器和控制門組成的數(shù)字式峰值采樣電路。若被檢測信號為一個三角波，試說明該電路的工作原理（測量前在端加負脈沖，使計數(shù)器清零）。若要使電路正常工作，對輸出信號有何限制圖解：首先將二進制計數(shù)器清零，使uO=0。加上輸入信號（Ui>0)，比較器A輸出高電平，打開與門G，計數(shù)器開始計數(shù)，uO增加。同時uI亦增加，若uI>uO，繼續(xù)計數(shù)，反之停止計數(shù)。但只要uO未達到輸入信號的峰值，就會增加，只有當uO=uImax時，才會關閉與門G，使之得以保持?！?1-4】雙積分型A/D轉換器如圖所示，請簡述其工作原理并回答下列問題：1．若被檢測電壓UI(max)=2V，要求能分辨的最小電壓為，則二進制計數(shù)器的容量應大于多少需用多少位二進制計數(shù)器2．若時鐘頻率fCP=200kHz，則采樣時間T1=3．若fCP=200kHz，UI<VREF=2V，欲使積分器輸出電壓UO的最大值為5V，積分時間常數(shù)RC應為多少。圖解：1.若被檢測電壓UImax=2V，要求能分辨的最小電壓為，則二進制計數(shù)器的容量應大于20000；需用15位二進制計數(shù)器。2.若時鐘頻率fCP=200kHz，則采樣時間T1=215×5=3.RC=【11-5】有一個逐次逼近型8位A/D轉換器，若時鐘頻率為250kHZ。1．完成一次轉換需要多長時間2．有一個A/D轉換器，電壓砝碼與輸入電壓ui逐次比較的波形如圖所示，則A/D轉換器的輸出為多少圖解