現(xiàn)代數(shù)字系統(tǒng)設計05電子設計競賽培訓

現(xiàn)代數(shù)字系統(tǒng)設計技術全國大學生電子設計競賽選拔培訓郭萬有2005.55/26/2024◆

數(shù)字集成電路、數(shù)字系統(tǒng)、EDA◆SOC與SOPC◆

IP核◆

基于FPGA/CPLD的數(shù)字系統(tǒng)設計EDA技術與現(xiàn)代數(shù)字系統(tǒng)設計◆總結(jié)◆DSP的FPGA實現(xiàn)◆附：數(shù)字系統(tǒng)應用5/26/2024第一節(jié)數(shù)字集成電路、數(shù)字系統(tǒng)、EDA5/26/2024標準通用器件（SSI/MSI）微處理器(CPU)、單片機（MCU）等軟件組態(tài)器件，外圍器件(LSI,VLSI)等1.1數(shù)字集成電路門陣列（GateArray）標準單元(StandardCell)可編程邏輯器件(ProgrammableLogicDevice)PROMFPLAPALGALHDPLDFPGAASIC

全定制(FullCustom)半定制(Semi-Custom)EPLDCPLD5/26/2024

◆可編程邏輯器件經(jīng)歷了從PROM、PLA、PAL、GAL、EPLD到CPLD和FPGA的發(fā)展過程，在結(jié)構(gòu)、工藝、集成度、功能、速度和靈活性方面不斷地改進和提高。

目前,FPGA已開始采用90nm工藝，集成度可達上千萬門，速度可達千兆級，內(nèi)置硬核、存儲器、DSP塊、PLL等,支持多種軟核,成為理想的SOC設計平臺．5/26/2024VS5/26/2024低速數(shù)字系統(tǒng)信號速率：＜１MHz平臺：MCU、SSI/MSI、LSI、VLSI中高速數(shù)字系統(tǒng)信號速率：１0MHz級平臺：DSP、Embedded、高端CPU、CPLD高速數(shù)字系統(tǒng)信號速率:１00MHz級平臺：FPGA、ASIC現(xiàn)代數(shù)字系統(tǒng)平臺：FPGA、ASIC，內(nèi)嵌DSP、ARM等數(shù)字系統(tǒng)的設計對FPGA及EDA的依賴程度愈來愈高1.2數(shù)字系統(tǒng)5/26/2024單片機系統(tǒng)5/26/2024DSP及嵌入式系統(tǒng)5/26/2024FPGA系統(tǒng)5/26/2024 1.3EDA技術

EDA(ElectronicDesignAutomation)，即電子設計自動化，是匯集計算機應用學、微電子學和電子系統(tǒng)科學最新成果的一系列電子系統(tǒng)設計軟件。EDA經(jīng)歷了三個發(fā)展階段：

◆

CAD(ComputerAidedDesign)階段(60年代中~80年代初)

◆

CAE(ComputerAidedEngineering)階段(80年代初~90年代)

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ESDA(ElectronicSystemDesignAutomation)階段(90年代初以來的高速發(fā)展的階段)5/26/2024數(shù)字系統(tǒng)EDA主要特征◆高層綜合(HLS)理論與方法取得進展，推動了行為級綜合優(yōu)化工具的完善與發(fā)展。

◆采用硬件描述語言來描述設計：形成了VHDL和VerilogHDL兩種標準硬件描述語言；采用C語言、MATLAB描述數(shù)字邏輯也已成為現(xiàn)實。

◆采用平面規(guī)劃(Floorplaning)技術,對邏輯綜合和物理版圖設計進行聯(lián)合管理。

◆可測性綜合設計。開發(fā)了掃描輸入、BLST（內(nèi)建自測試）、邊界掃描等可測性設計(DFT)工具，并已集成到EDA系統(tǒng)中。5/26/2024

著名EDA公司5/26/2024第二節(jié)基于可編程邏輯器件的數(shù)字系統(tǒng)設計5/26/20242.1可編程邏輯器件結(jié)構(gòu)基本PLD結(jié)構(gòu)輸入電路與陣列或陣列輸出電路輸入輸出輸入項乘積項或項5/26/2024PIACPLD結(jié)構(gòu)圖I/OControlBlockLABLABLABLABLABLABLABLABLABLABLABLABLABLABLABLAB5/26/2024...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCFPGA結(jié)構(gòu)圖...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCEABEAB嵌入式陣列5/26/20245/26/2024

ISEFoundation

包含了業(yè)界用于可編程邏輯設計的最先進的時序驅(qū)動實現(xiàn)工具，以及設計輸入、綜合和驗證功能。

2.1可編程邏輯器件開發(fā)環(huán)境5/26/20241.3可編程邏輯器件開發(fā)過程設計準備設計輸入原理圖硬件描述語言設計綜合與實現(xiàn)優(yōu)化合并、映射布局、布線生成編程文件功能仿真時序仿真器件測試器件編程5/26/2024設計輸入路線圖1K-5K10-100K100K-1M1M-10M19911993199519971999200120032005EquationsSchematicsRTLBehavioralVHDL/VerilogIntellectualPropertyMATLABDSPBUilDERC-Code

SystemC1UsableGates(K)5/26/20241.4基于FPGA設計的特點◆PLD改變了傳統(tǒng)的數(shù)字系統(tǒng)設計方法門級

板級

芯片級◆EDA技術極大地提高了設計效率設計輸入

設計綜合

設計實現(xiàn)

設計驗證

5/26/2024第三節(jié)IPCORE5/26/2024IP的定義

IP

(IntellectualProperty)是知識產(chǎn)權(quán)的簡稱。IP定義為：經(jīng)過預先設計、預先驗證，符合產(chǎn)業(yè)界普遍認同的設計規(guī)范和設計標準，具有相對獨立功能的電路模塊；可重用于

SoC或復雜ASIC/FPGA設計中。在工業(yè)界，IP常被稱為SIP(SiliconIP)或VC(VirtualComponent)。在FPGA設計界，IP稱為IP核（IPCore），有硬核(hardcore）、軟核（softcore)之分.5/26/2024來源:IntelpublicpresentationsIP的地位——IC產(chǎn)業(yè)的三次分工5/26/2024工藝發(fā)展與設計效率之間的剪刀差

5/26/2024IP重用對設計生產(chǎn)率的提高IP模塊是設計重用的關鍵部分，是結(jié)束“設計間距”唯一有效的方法，如果沒有它，半導體生產(chǎn)商和OEM供應商根本無法達到今天已經(jīng)達到的水平。5/26/2024IP標準化組織NameEstablishTimeRegionFunctionVSIA1996U.S.A制定IP規(guī)范、標準；發(fā)展支撐軟件VCX1998England提供IP發(fā)行標準和交易方法；為電子商務交易立法；提供數(shù)據(jù)庫安全系統(tǒng)D&R1997U.S.A提供檢索系統(tǒng)；支持查找和發(fā)展IP；基于因特網(wǎng)的IP管理系統(tǒng)OCP-IP2001U.S.A為面向“即插即用”的SOC設計提供一套完整的標準IP核插座接口協(xié)議5/26/2024Altera公司部分IPCoreMegaCore

FunctionVersionSupportsOpenCore?

PlusSOPCBuilderReadyDSPBuilderReady

PCICompiler:32-bitMaster/Target3.2.0

PCICompiler:64-bitMaster/Target3.2.0

8-bitHyperTransport?

BusInterface1.3.0

DDRSDRAMController2.2.0

FiniteImpulseResponseCompiler3.1.0

NumericallyControlledOscillatorCompiler2.2.0

FastFourierTransform(FFT/IFFT)2.1.0

ColorSpaceConverter2.2.0

Reed-SolomonCompiler,Decoder3.5.0

Reed-SolomonCompiler,Encoder3.5.0

TurboDecoder1.6.0

TurboEncoder1.6.0

ViterbiCompiler,ParallelDecoder4.1.0

ViterbiCompiler,SerialDecoder4.1.0

8B10BEncoder/Decoder1.5.0

Parallel&SerialRapidIO?

PhysicalLayer2.1.0

POS-PHYLevel2&3Compiler1.3.0

POS-PHYLevel42.2.1

SONET/SDHCompiler2.3.0

UTOPIALevel2Master2.3.0

UTOPIALevel2Slave2.4.0

5/26/2024第四節(jié)SOC與SOPC5/26/2024IC設計發(fā)展周期圖許氏循環(huán)揭示了集成電路產(chǎn)品沿著“通用”與“專用”波動發(fā)展的規(guī)律；預測了繼SoC之后的下一代的產(chǎn)品將是一種通用器件：可重構(gòu)SoC——SOPC。SOPC5/26/2024系統(tǒng)芯片——SOCSoC（SystemonaChip）CPUDSPAnalogI/FROMPCB（SystemonaBoard）5/26/2024SOPC—SystemonaProgrammableChip5/26/2024SOPC的途徑5/26/2024SOPCBuilderSOPC

Builder庫中已有的組件：處理器

片內(nèi)處理器

片外處理器的接口IP外設

存儲器接口通用的微-外設通訊外設橋接口數(shù)字信號處理（DSP）IP硬件加速外設5/26/2024AlteraSOPC—NiosIIBuilderTMEBISRAM(SinglePort)SDRAMControllerDPRAMSDRAMInterfaceFlashInterfaceBridgeMasterPortSlavePortDual-PortRAMInterfaceARM-orMIPS-BasedProcessorPLLsPLDStripeInterconnectPortsCompletedSOPCArchitectureConfiguredIPCoresConfiguredSiliconFeatures(e.g.MemoryMapping)5/26/2024AlteraSOPC—NiosII實驗板5/26/2024HardCopy——結(jié)構(gòu)化的ASIC5/26/2024嵌有IBMPowerPC處理器硬核MicroBlaze?的FPGA

5/26/2024第五節(jié)DSP的FPGA實現(xiàn)5/26/2024Xilinx:多達444個18X18嵌入式乘法器豐富的DSP算法庫MATLAB?/Simulink?、XilinxSystemGeneratorforDSPAltera:

FPGA的DSP特性5/26/2024AlteraFPGA上的DSP塊5/26/2024在AlteraFPGA上實現(xiàn)DSP5/26/2024DSPBuilder將與MATLAB、Simulink塊和Altera的IPMegaCore?功能塊組合在一起，從而把系統(tǒng)級的設計和DSP算法的實現(xiàn)連接在一起。DSPBuilder允許系統(tǒng)、算法、和硬件設計去共享一個通用的開發(fā)平臺。

DSPBuilder5/26/2024AlteraDSP設計流程5/26/2024總結(jié)◆FPGA/CPLD成為現(xiàn)代數(shù)字系統(tǒng)設計的主力載體◆嵌入式處理器、DSP功能塊的完善與開發(fā)主導著當前FPGA結(jié)構(gòu)的發(fā)展◆EDA軟件以IP核的設計及應用為重要內(nèi)容◆現(xiàn)代數(shù)字系統(tǒng)的設計