數(shù)字電子與EDA技術(shù) 知到智慧樹網(wǎng)課答案

數(shù)字電子與EDA技術(shù)-知到答案、智慧樹答案第一章單元測試1、問題：八進(jìn)制數(shù)（6）10比十六進(jìn)制數(shù)（6）16小。選項(xiàng)：A:錯(cuò)B:對答案:【錯(cuò)】2、問題：異或函數(shù)與同或函數(shù)在邏輯上互為反函數(shù)。選項(xiàng)：A:對B:錯(cuò)答案:【對】3、問題：若兩個(gè)函數(shù)具有不同的邏輯函數(shù)式，則兩個(gè)邏輯函數(shù)必然不相等。選項(xiàng)：A:對B:錯(cuò)答案:【錯(cuò)】4、問題：與非門可以用作反相器。選項(xiàng)：A:對B:錯(cuò)答案:【對】5、問題：離散的，不連續(xù)的信號，稱為（）。選項(xiàng)：A:模擬信號B:數(shù)字信號答案:【模擬信號】第二章單元測試1、問題：組合邏輯電路不具有記憶功能選項(xiàng)：A:對B:錯(cuò)答案:【對】2、問題：組合邏輯電路分和設(shè)計(jì)是兩個(gè)相反的過程選項(xiàng)：A:錯(cuò)B:對答案:【對】3、問題：對于二進(jìn)制編碼器當(dāng)輸入信號的個(gè)數(shù)為8個(gè)信號時(shí)，對應(yīng)輸出變量的位數(shù)為（）選項(xiàng)：A:4B:2C:1D:3答案:【3】4、問題：對于普通編碼器在任何時(shí)刻只允許一個(gè)輸入端請求編碼，否則輸出發(fā)生混亂選項(xiàng)：A:對B:錯(cuò)答案:【對】5、問題：對于二進(jìn)制譯碼器，當(dāng)輸入為2個(gè)二進(jìn)制代碼，則輸出為（）個(gè)變量。選項(xiàng)：A:1B:2C:3D:4答案:【4】第三章單元測試1、問題：組合邏輯電路的輸出是由此刻的輸入決定的，和之前的狀態(tài)有關(guān)系。選項(xiàng)：A:對B:錯(cuò)答案:【錯(cuò)】2、問題：觸發(fā)器有兩個(gè)穩(wěn)態(tài)，存儲8位二進(jìn)制信息要（）個(gè)觸發(fā)器。選項(xiàng)：A:32B:8C:16D:2答案:【8】3、問題：觸發(fā)器根據(jù)邏輯功能可分為（）。選項(xiàng)：A:D觸發(fā)器B:T觸發(fā)器C:RS觸發(fā)器D:JK觸發(fā)器答案:【D觸發(fā)器;T觸發(fā)器;RS觸發(fā)器;JK觸發(fā)器】4、問題：組合邏輯電路的描述方法有（）。選項(xiàng)：A:波形圖B:狀態(tài)轉(zhuǎn)換圖C:真值表D:邏輯函數(shù)表達(dá)式答案:【波形圖;真值表;邏輯函數(shù)表達(dá)式】5、問題：觸發(fā)器有()個(gè)穩(wěn)態(tài)，用0和1來表示。選項(xiàng)：A:1B:2C:4D:3答案:【2】第四章單元測試1、問題：時(shí)序邏輯電路包括組合邏輯電路和存儲電路選項(xiàng)：A:錯(cuò)B:對答案:【對】2、問題：計(jì)數(shù)器按照計(jì)數(shù)過程的不同分為二進(jìn)制、十進(jìn)制和任意進(jìn)制計(jì)數(shù)器選項(xiàng)：A:錯(cuò)B:對答案:【錯(cuò)】3、問題：同步時(shí)序電路和異步時(shí)序電路比較，最顯著差異前者（）。選項(xiàng)：A:有統(tǒng)一的時(shí)鐘脈沖控制B:沒有觸發(fā)器C:電路結(jié)構(gòu)簡單D:沒有穩(wěn)定狀態(tài)答案:【有統(tǒng)一的時(shí)鐘脈沖控制】4、問題：以下是74LS161的特點(diǎn)的是：選項(xiàng)：A:異步置零B:預(yù)置數(shù)C:同步計(jì)數(shù)D:超前進(jìn)位功能答案:【異步置零;預(yù)置數(shù);同步計(jì)數(shù);超前進(jìn)位功能】5、問題：能夠暫時(shí)存儲二進(jìn)制數(shù)據(jù)或代碼的電路稱為寄存器選項(xiàng)：A:錯(cuò)B:對答案:【對】第五章單元測試1、問題：EDA的中文含義是電子設(shè)計(jì)自動化。選項(xiàng)：A:錯(cuò)B:對答案:【對】2、問題：大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置。選項(xiàng)：A:錯(cuò)B:對答案:【對】3、問題：大規(guī)模可編程器件主要有CPLD和FPGA兩類，其中CPLD通過可編程乘積項(xiàng)邏輯實(shí)現(xiàn)其邏輯功能。選項(xiàng)：A:對B:錯(cuò)答案:【對】4、問題：MAX系列器件屬于Altera公司生產(chǎn)的。選項(xiàng)：A:對B:錯(cuò)答案:【對】5、問題：數(shù)字電路中用“1”和“0”分別表示兩種狀態(tài),二者無大小之分。選項(xiàng)：A:對B:錯(cuò)答案:【對】6、問題：不屬于EDA技術(shù)的基本特征。（）選項(xiàng)：A:開放性和標(biāo)準(zhǔn)化B:邏輯綜合優(yōu)化C:自頂向下的設(shè)計(jì)方法D:增加設(shè)計(jì)成本和周期答案:【增加設(shè)計(jì)成本和周期】7、問題：不屬于簡單可編程邏輯器件（SPLD）的一項(xiàng)是()。選項(xiàng)：A:PLAC:CPLDD:GRL答案:【CPLD】8、問題：在C語言的基礎(chǔ)上演化而來的硬件描述語言是選項(xiàng)：A:CUPLB:FPGAD:AHD答案:【】9、問題：以下器件中不屬于Altera公司生產(chǎn)的是（）。選項(xiàng)：A:ispLSI系列器件B:XC9500系列器件C:MAX系列器件系列器件答案:【系列器件】10、問題：基于PLD芯片的設(shè)計(jì)稱之為（）的設(shè)計(jì)選項(xiàng)：A:自頂向下B:自底向上C:積木式D:定層答案:【自底向上】第六章單元測試1、問題：IF語句、CASE語句、PROCESS語句都屬于并行語句。選項(xiàng)：A:錯(cuò)B:對答案:【錯(cuò)】2、問題：process語句屬于并行語句。選項(xiàng)：A:對B:錯(cuò)答案:【對】3、問題：進(jìn)程中的變量賦值語句，其變量更新是立即完成的。選項(xiàng)：A:錯(cuò)B:對答案:【對】4、問題：一個(gè)項(xiàng)目的輸入輸出端口是定義在結(jié)構(gòu)體中的。選項(xiàng)：A:對B:錯(cuò)答案:【錯(cuò)】5、問題：下列標(biāo)識符中，（）是不合法的標(biāo)識符選項(xiàng)：A:Not_Ack_0B:State0C:9moon答案:【9moon】6、問題：不屬于順序語句的是（）。選項(xiàng)：A:CASE語句B:PROCESS語句C:LOOP語句D:IF語句答案:【PROCESS語句】7、問題：VHDL語言共支持四種常用庫，其中哪種庫是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫（）選項(xiàng)：A:STD庫庫C:IEEE庫D:WORK工作庫答案:【W(wǎng)ORK工作庫】8、問題：對于信號和變量的說法，哪一個(gè)是不正確的（）選項(xiàng)：A:變量的賦值是立即完成的B:信號用于作為進(jìn)程中局部數(shù)據(jù)存儲單元C:信號可以是多個(gè)進(jìn)程的全局信號D:信號在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用答案:【信號用于作為進(jìn)程中局部數(shù)據(jù)存儲單元】9、問題：下列語句中，屬于并行語句的是（）選項(xiàng)：A:進(jìn)程語句B:IF語句C:FOR語句D:CASE語句答案:【進(jìn)程語句】10、問題：在VHDL中，標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型STD_LOGIC有（）種邏輯值選項(xiàng)：A:2B:9C:8D:3答案:【9】第七章單元測試1、問題：變量是局部量可以寫在（）選項(xiàng)：A:線粒體B:種子體中C:進(jìn)程中D:實(shí)體中答案:【進(jìn)程中】2、問題：變量和信號的描述正確的是（）選項(xiàng)：A:變量可以帶出進(jìn)程B:信號可以帶出進(jìn)程C:二者沒有區(qū)別D:信號不能帶出進(jìn)程答案:【信號可以帶出進(jìn)程】3、問題：下列關(guān)于VHDL中信號說法不正確的是（）選項(xiàng)：A:信號值輸入信號時(shí)采用代入符“：=”，而不是賦值符”<=”，同時(shí)信號可以附加延時(shí)B:信號可以是多個(gè)進(jìn)程的全局信號C:信號除當(dāng)前值外還有許多相關(guān)值，如歷史信息等，變量只有當(dāng)前值D:信號賦值可以有延遲時(shí)間答案:【信號值輸入信號時(shí)采用代入符“：=”，而不是賦值符”<=”，同時(shí)信號可以附加延時(shí)】4、問題：VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言，一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，實(shí)體描述的是（）選項(xiàng)：A:器件外部特性B:器件的綜合約束C:器件的內(nèi)部功能D:器件外部特性與內(nèi)部功能答案:【器件外部特性】5、問題：在VHDL中，用語句（）表示檢測clock的上升沿選項(xiàng)：B:clock’EVENTC:clock=’1’答案:【】6、問題：Quartus2中編譯VHDL源程序時(shí)要求文件名和實(shí)體名要相同。選項(xiàng)：A:錯(cuò)B:對答案:【對】7、問題：一個(gè)系統(tǒng)的輸入輸出信號是定義在結(jié)構(gòu)體中。選項(xiàng)：A:對B:錯(cuò)答案:【錯(cuò)】8、問題：VHD