電子技術(shù)基礎(chǔ)（第三版）課件（李居尚）第6-8章 觸發(fā)器和時(shí)序邏輯電路、半導(dǎo)體存儲(chǔ)器和可編程邏輯器件、數(shù)模與模數(shù)轉(zhuǎn)換器

電子技術(shù)基礎(chǔ)（第三版）高等學(xué)校應(yīng)用型本科系列教材第6章

觸發(fā)器和

時(shí)序邏輯電路電子技術(shù)基礎(chǔ)（第三版）6.1概述

鎖存器（Latch）和觸發(fā)器（Flip-Flop）是大多數(shù)時(shí)序電路（SequentialCircuit）的基本構(gòu)件。帶有反饋的組合電路是構(gòu)成鎖存器和觸發(fā)器的基礎(chǔ)。通?？梢哉J(rèn)為鎖存器由一級(jí)反饋環(huán)構(gòu)成，其輸出會(huì)隨著輸入信號(hào)的變化而同時(shí)發(fā)生變化，即新的輸入信號(hào)在讀入的同時(shí)，舊的存儲(chǔ)信號(hào)即被取代。觸發(fā)器一般由兩級(jí)反饋環(huán)構(gòu)成，其輸出僅隨控制輸入或異步置位、復(fù)位輸入信號(hào)的變化而發(fā)生變化，觸發(fā)器可以在讀入新的輸入信號(hào)的同時(shí)讀出舊的存儲(chǔ)信號(hào)的狀態(tài)。6.2鎖存器和觸發(fā)器

6.2.1基本R-S鎖存器6.2.2同步R-S鎖存器6.2.3D鎖存器6.2.4主從J-K觸發(fā)器工作原理下面根據(jù)圖6-7所示主從J-K觸發(fā)器的電路結(jié)構(gòu)和輸入端的4種不同組合，闡述其工作原理。（1）J=1、K=0時(shí)的情況。若Q=1，=0（Qm=1，m=0），使門(mén)G7封鎖，門(mén)G7輸出為1。門(mén)G8在K的作用下輸出為1，則主鎖存器保持原態(tài)，Q*m=Qm=1。當(dāng)CP由1變?yōu)?后，從鎖存器接收主鎖存器的信息，也保持原態(tài)，Q*=Q=1。若Q=0、=1并在CP=1期間，Q與K共同作用使門(mén)G8輸出為1，門(mén)G7輸出為0，主鎖存器置1。當(dāng)CP變?yōu)?后，從鎖存器接收主鎖存器信息變?yōu)?態(tài)，Q*=Q=1。所以當(dāng)J=1、K=0時(shí)，無(wú)論原態(tài)為0態(tài)或1態(tài)，在CP為1期間主鎖存器置1，當(dāng)CP變?yōu)?后從鎖存器隨著置1。（2）J=0、K=1時(shí)的情況。同理可得，在CP為1期間主鎖存器置0，當(dāng)CP變?yōu)?后，從鎖存器隨著置0。（3）J=K=0時(shí)的情況。門(mén)G7、G8被封鎖，門(mén)G7、G8輸出均為1，主鎖存器在CP為1期間保持原態(tài)，在CP信號(hào)改變?yōu)?后，從鎖存器也保持原態(tài)。以上主從J-K觸發(fā)器與主從R-S觸發(fā)器的狀態(tài)變化相同的。（4）J=K=1時(shí)的情況。這在主從R-S觸發(fā)器中是不允許的，在這種情況下，若Q=0、=1，門(mén)G8在Q的作用下被封鎖，其輸出為1，在CP=1時(shí)，門(mén)G7輸出為0，主鎖存器置1，CP=0后從鎖存器也跟著置1，Q*=1。6.2.5T觸發(fā)器T觸發(fā)器的真值表和邏輯符號(hào)如表所示：其所實(shí)現(xiàn)的功能為：當(dāng)T=0時(shí)，觸發(fā)器被封鎖，保持原態(tài)；當(dāng)T=1時(shí)，在時(shí)鐘作用之后狀態(tài)翻轉(zhuǎn)一次。我們將J-K觸發(fā)器的J、K端連在一起作為T(mén)觸發(fā)器的輸入端，就得到了T觸發(fā)器。將T=J=K代入J-K觸發(fā)器的特征方程，得到T觸發(fā)器的特征方程為：Q*=6.2.6維持阻塞D觸發(fā)器1.物理結(jié)構(gòu)2.工作原理當(dāng)CP=0時(shí)，門(mén)G3、G4被時(shí)鐘信號(hào)封鎖，其輸出Q3=Q4=0，則由門(mén)G1、G2組成的基本R-S觸發(fā)器保持原狀態(tài)不變，也即整個(gè)觸發(fā)器的狀態(tài)保持不變；同時(shí)，在Q3、Q4的反饋?zhàn)饔孟拢T(mén)G5、G6被打開(kāi)，輸入信號(hào)被寫(xiě)入觸發(fā)器，經(jīng)門(mén)G6反相后到達(dá)G4輸入端，經(jīng)門(mén)G5再次反相后到達(dá)G3輸入端。此時(shí)Q5=D，Q6=，由于門(mén)G3、G4被封鎖，Q5、Q6不能被送入。當(dāng)CP=1時(shí)，門(mén)G3、G4的封鎖狀態(tài)被解除，Q5=D經(jīng)門(mén)G3反相后輸出，Q3=；Q6=經(jīng)門(mén)G4反相后輸出，Q4=D。若D=1，則Q4=1，Q3=0為門(mén)G1、G2組成的基本R-S觸發(fā)器的輸入信號(hào)，由前面學(xué)過(guò)的知識(shí)可得觸發(fā)器新態(tài)為Q*=1，*=0。若D=0，則Q4=0，Q3=1觸發(fā)器新態(tài)為Q*=0，*=1。由此可以得到維持阻塞D觸發(fā)器的狀態(tài)方程為：Q*=D3.邏輯功能維持阻塞D觸發(fā)器的真值表維持阻塞D觸發(fā)器的波形6.2.7集成觸發(fā)器雙J-K觸發(fā)器74HC76的邏輯符號(hào)、引腳分布、功能表雙D觸發(fā)器74HC74的引腳分布、邏輯符號(hào)、功能表6.3時(shí)序邏輯電路的分析與設(shè)計(jì)

6.3.1概述6.3.2時(shí)序邏輯電路的分析時(shí)序電路的分析就是分析時(shí)序電路的狀態(tài)變化過(guò)程和輸出與輸入的關(guān)系，從而弄清楚電路的邏輯功能。描述時(shí)序電路的邏輯功能可以用狀態(tài)轉(zhuǎn)移/輸出表，也可以以用狀態(tài)轉(zhuǎn)移/輸出圖，或者用精煉的文字?jǐn)⑹?。時(shí)序電路的分析步驟可以大致歸納如下：（1）根據(jù)給定電路確定觸發(fā)器的控制輸入方程和所研究電路的外輸出方程。（2）根據(jù)所求的控制輸入方程和觸發(fā)器特征方程，求觸發(fā)器的新?tīng)顟B(tài)方程。（3）列狀態(tài)轉(zhuǎn)移/輸出表。利用n時(shí)刻的已知輸入和觸發(fā)器n時(shí)刻狀態(tài)，求n時(shí)刻輸出和觸發(fā)器n+1時(shí)刻的新?tīng)顟B(tài)，然后將新?tīng)顟B(tài)和輸出與外輸入、激勵(lì)輸入、原狀態(tài)一一對(duì)應(yīng)列成狀態(tài)轉(zhuǎn)移/輸出真值表（又稱為激勵(lì)/轉(zhuǎn)移表），再將狀態(tài)轉(zhuǎn)移/輸出真值表進(jìn)一步轉(zhuǎn)換為不包含激勵(lì)輸入的狀態(tài)轉(zhuǎn)移/輸出表，簡(jiǎn)稱狀態(tài)表。（4）畫(huà)出狀態(tài)轉(zhuǎn)移/輸出圖，簡(jiǎn)稱狀態(tài)圖。（5）畫(huà)波形圖，目的是為了分析時(shí)序電路邏輯功能，更重要的是為了在實(shí)驗(yàn)過(guò)程中觀察電路是否正常工作。（6）用精煉的語(yǔ)言闡明電路邏輯功能。6.3.3時(shí)鐘同步狀態(tài)機(jī)的設(shè)計(jì)時(shí)序電路的設(shè)計(jì)就是已知命題，要求設(shè)計(jì)出完成該命題的電路，其過(guò)程恰好與時(shí)序電路分析相反。時(shí)鐘同步狀態(tài)機(jī)的設(shè)計(jì)過(guò)程大致可以分為下面幾個(gè)步驟。（1）根據(jù)題目的邏輯要求，畫(huà)出原始的狀態(tài)轉(zhuǎn)移/輸出圖，構(gòu)造狀態(tài)轉(zhuǎn)移/輸出表。（2）狀態(tài)化簡(jiǎn)。在第一步所得到的狀態(tài)圖中可能會(huì)有多余狀態(tài)（有時(shí)也叫冗余狀態(tài)）。設(shè)計(jì)過(guò)程中必須去掉這些多余狀態(tài)，因?yàn)樗苯雨P(guān)系到電路的繁簡(jiǎn)。（3）進(jìn)行狀態(tài)分配，建立狀態(tài)轉(zhuǎn)移/輸出表。根據(jù)得到的最簡(jiǎn)狀態(tài)圖中所需的電路狀態(tài)，確定觸發(fā)器的個(gè)數(shù)。（4）觸發(fā)器選型，求出電路的狀態(tài)方程、激勵(lì)方程和輸出方程。同一個(gè)狀態(tài)轉(zhuǎn)移/輸出圖若采用不同的觸發(fā)器實(shí)現(xiàn)，往往需要的輔助器件是不一樣的，原則上應(yīng)使輔助器件最少。（5）檢查電路的自啟動(dòng)性。根據(jù)得出的方程式，檢查電路能否自啟動(dòng)。如果不能自啟動(dòng)，則需要采取措施加以解決。一種解決方法是在電路開(kāi)始工作時(shí)通過(guò)預(yù)置初態(tài)的方法，將電路的狀態(tài)置成有效狀態(tài)循環(huán)中的某一種；另一種解決方法是通過(guò)修改邏輯設(shè)計(jì)加以解決。（6）畫(huà)邏輯電路圖。根據(jù)前面求出的能夠自啟動(dòng)的輸出函數(shù)表達(dá)式和激勵(lì)方程，畫(huà)出邏輯電路圖，必要時(shí)要畫(huà)出工作波形圖。6.4寄存器和移位寄存器寄存器用于寄存一組二進(jìn)制代碼。因?yàn)橐粋€(gè)鎖存器或觸發(fā)器能存儲(chǔ)1位二進(jìn)制代碼，所以用N個(gè)鎖存器或觸發(fā)器組成的寄存器能存儲(chǔ)一組二進(jìn)制碼。對(duì)寄存器中的鎖存器或觸發(fā)器只要求可以置1或置0即可。位移寄存器（ShiftRegisters）除了具有存儲(chǔ)代碼的功能之外，還具有移位功能。所謂移位功能是指寄存器里存儲(chǔ)的代碼能在移位脈沖的作用下依次左移或右移。它可以由若干個(gè)鎖存器或觸發(fā)器鏈接而成。除第一級(jí)外，其它各級(jí)的控制輸入皆為前級(jí)的輸出，所有觸發(fā)器共用一個(gè)時(shí)鐘源。因此移位寄存器不但可以用來(lái)寄存代碼，還可以用來(lái)實(shí)現(xiàn)數(shù)據(jù)的串行—并行轉(zhuǎn)換、數(shù)值的運(yùn)算以及數(shù)據(jù)處理等。1.由D觸發(fā)器構(gòu)成的移位寄存器2.由J-K觸發(fā)器構(gòu)成的移位寄存器3.雙向移位寄存器4.移位寄存器的應(yīng)用6.5計(jì)數(shù)器計(jì)數(shù)器的種類繁多，分類方法也不同。如果按計(jì)數(shù)器中的鎖存器/觸發(fā)器是否同時(shí)翻轉(zhuǎn)分類，可以把計(jì)數(shù)器分為同步計(jì)數(shù)器（又稱為并行計(jì)數(shù)器）和異步計(jì)數(shù)器（又稱為串行計(jì)數(shù)器）兩種。在同步計(jì)數(shù)器中，每當(dāng)時(shí)鐘脈沖輸入時(shí)，觸發(fā)器的翻轉(zhuǎn)是同時(shí)發(fā)生的。而在異步計(jì)數(shù)器中，觸發(fā)器的翻轉(zhuǎn)有先有后，不是同時(shí)發(fā)生的。如果按計(jì)數(shù)過(guò)程中的數(shù)字增減分類，可以把計(jì)數(shù)器分為加法計(jì)數(shù)器，減法計(jì)數(shù)器和可逆計(jì)數(shù)器（或稱加/減計(jì)數(shù)器）。隨著計(jì)數(shù)脈沖的不斷輸入而作遞增計(jì)數(shù)的叫加法計(jì)數(shù)器，作遞減計(jì)數(shù)的叫減法計(jì)數(shù)器，可增可減的叫可逆計(jì)數(shù)器。如果按計(jì)數(shù)器中數(shù)字的編號(hào)方式分類，還可以分成二進(jìn)制計(jì)數(shù)器、二—十進(jìn)制計(jì)數(shù)器、循環(huán)碼計(jì)數(shù)器和任意進(jìn)制計(jì)數(shù)器等。此外，有時(shí)也用計(jì)數(shù)器的計(jì)數(shù)容量來(lái)區(qū)分各種不同的計(jì)數(shù)器，如十進(jìn)制計(jì)數(shù)器、十六進(jìn)制計(jì)數(shù)器等。構(gòu)成計(jì)數(shù)器的核心電路是存儲(chǔ)電路。6.5.1同步計(jì)數(shù)器

同步計(jì)數(shù)器是將計(jì)數(shù)脈沖同時(shí)引入到各級(jí)觸發(fā)器，當(dāng)輸入時(shí)鐘脈沖觸發(fā)時(shí)，各級(jí)觸發(fā)器的狀態(tài)同時(shí)發(fā)生變化。模等于8的二進(jìn)碼同步加法計(jì)數(shù)器狀態(tài)轉(zhuǎn)移/輸出圖模等于8的二進(jìn)碼同步加法計(jì)數(shù)器狀態(tài)轉(zhuǎn)移/輸出圖6.5.2異步二進(jìn)制計(jì)數(shù)器異步計(jì)數(shù)器不同于同步計(jì)數(shù)器，在異步計(jì)數(shù)器中，各級(jí)觸發(fā)器的狀態(tài)不是在同一時(shí)鐘作用下同時(shí)發(fā)生轉(zhuǎn)移。因此，在分析異步計(jì)數(shù)器時(shí)，必須注意各級(jí)觸發(fā)器的時(shí)鐘信號(hào)。異步計(jì)數(shù)器在做加法計(jì)數(shù)即“加1”計(jì)數(shù)時(shí)，是采取從低位到高位逐步進(jìn)位的方式工作的。因此，其中的各個(gè)觸發(fā)器不是同步翻轉(zhuǎn)的。4位二進(jìn)制異步計(jì)數(shù)器4位異步二進(jìn)制計(jì)數(shù)器狀態(tài)轉(zhuǎn)移/輸出圖異步二進(jìn)制計(jì)數(shù)器的狀態(tài)轉(zhuǎn)移表6.5.3異步N進(jìn)制計(jì)數(shù)器非2n進(jìn)制異步計(jì)數(shù)器一般都稱為任意進(jìn)異步制計(jì)數(shù)器，或叫N進(jìn)制異步計(jì)數(shù)器。由于異步計(jì)數(shù)器中各觸發(fā)器不是共用時(shí)鐘，在設(shè)計(jì)時(shí)必須先選定時(shí)鐘，所以異步計(jì)數(shù)器的設(shè)計(jì)比同步計(jì)數(shù)器復(fù)雜。下面通過(guò)實(shí)例說(shuō)明異步N進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法。6.6555定時(shí)器及其應(yīng)用555定時(shí)器是一種兼容模擬和數(shù)字電路于同一硅片的混合中規(guī)模集成電路。只需要添加有限的外圍元器件，就可以極其方便地構(gòu)成許多實(shí)用的電子電路，如施密特觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器和多諧振蕩器等。由于555定時(shí)器使用靈活方便，加上性能優(yōu)良，因而在波形的產(chǎn)生與變換、信號(hào)的測(cè)量與控制、家用電器和電子玩具等許多領(lǐng)域中都得到了廣泛應(yīng)用。國(guó)外典型的產(chǎn)品型號(hào)有NE555、LM555、XR555、CA555、RC555、LC555等，國(guó)內(nèi)產(chǎn)品型號(hào)有CB555、SL555、FX555、FD555等。它們的內(nèi)部功能結(jié)構(gòu)和引腳排列序號(hào)都相同，因此可以在使用時(shí)相互替換。6.6.1555定時(shí)器的電路結(jié)構(gòu)6.6.2555定時(shí)器的引腳用途及工作原理1.555定時(shí)器的功能2.工作原理（1）uΙ1>UR1且uΙ2>UR2時(shí)，比較器C1的輸出uC1=0，比較器C2的輸出uC2=1，R-S鎖存器被置為0，VT導(dǎo)通，同時(shí)uo為低電平。（2）uΙ1<UR1且uΙ2>UR2時(shí)，比較器C1的輸出uC1=10，比較器C2的輸出uC2=1，R-S鎖存器狀態(tài)保持不變，從而VT的狀態(tài)保持不變，同時(shí)uo的狀態(tài)也保持不變。（3）uΙ1<UR1且uΙ2<UR2時(shí)，比較器C1的輸出uC1=1，比較器C2的輸出uC2=0，R-S鎖存器設(shè)置為1，VT截止，同時(shí)uo為高電平。（4）uΙ1>UR1且uΙ2<UR2時(shí)，比較器C1的輸出uC1=0，比較器C2的輸出uC2=0，R-S鎖存器Q==1，VT截止，同時(shí)uo為高電平。6.6.3施密特觸發(fā)器及由555定時(shí)器構(gòu)成的施密特觸發(fā)器（1）施密特觸發(fā)器輸出有兩種穩(wěn)定狀態(tài)——0態(tài)和1態(tài)。（2）施密特觸發(fā)器采用電平觸發(fā)，也就是說(shuō)，它輸出是高電平還是低電平取決于輸入信號(hào)的電平。（3）對(duì)于正向和負(fù)向增長(zhǎng)的輸入信號(hào)，電路有不同的閾值電平UT+和UT-。當(dāng)輸入信號(hào)電壓uI上升時(shí)，與UT+比較，大于UT+, 輸出狀態(tài)翻轉(zhuǎn)；當(dāng)輸入信號(hào)電壓uI下降時(shí)，與UT-比較，小于UT-，輸出狀態(tài)翻轉(zhuǎn)。第（3）個(gè)特點(diǎn)是施密特觸發(fā)器最主要的特點(diǎn)，是與普通電壓比較器的區(qū)別所在。施密特觸發(fā)器分為同相施密特觸發(fā)器和反相施密特觸發(fā)器兩種。6.6.4單穩(wěn)態(tài)觸發(fā)器及由555定時(shí)器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器單穩(wěn)態(tài)觸發(fā)器（One—shotMonostableMultivihrator），又稱單穩(wěn)態(tài)振蕩器（MonostableMultivihrator），是廣泛應(yīng)用于脈沖整形、延時(shí)和定時(shí)的常用電路。它具有以下特點(diǎn)。（1）有穩(wěn)態(tài)和暫穩(wěn)態(tài)兩個(gè)不同的工作狀態(tài)。（2）在外界觸發(fā)脈沖的作用下，能從穩(wěn)態(tài)翻轉(zhuǎn)到暫穩(wěn)態(tài)，在暫穩(wěn)態(tài)維持一段時(shí)間以后，再自動(dòng)返回穩(wěn)態(tài)。（3）暫穩(wěn)態(tài)維持時(shí)間的長(zhǎng)短取決于電路本身的參數(shù)，與觸發(fā)脈沖的寬度和幅度無(wú)關(guān)。6.6.5多諧振蕩器及由555定時(shí)器構(gòu)成的多諧振蕩器多諧振蕩器是一種自激振蕩器。在接通電源后，不需要外加觸發(fā)信號(hào)，便能自動(dòng)產(chǎn)生矩形波形。由于矩形波中含有高次諧波，故把矩形波振蕩器稱為多諧振蕩器，特點(diǎn)：（1）電路的輸出高電平和低電平的切換是自動(dòng)進(jìn)行的，不需要外界的觸發(fā)信號(hào)。（2）多諧振蕩器工作時(shí)沒(méi)有一個(gè)穩(wěn)定狀態(tài)，屬于無(wú)穩(wěn)態(tài)電路。第7章

半導(dǎo)體存儲(chǔ)器和可編程邏輯器件7.1半導(dǎo)體存儲(chǔ)器半導(dǎo)體存儲(chǔ)器是一種能存儲(chǔ)大量二值信息（或數(shù)據(jù)）的半導(dǎo)體器件。半導(dǎo)體存儲(chǔ)類種類很多，從存、取功能上可以分為只讀存儲(chǔ)器（ReadOnlyMemory,ROM）和隨機(jī)存儲(chǔ)器（RandAccessMemory，RAM）兩大類。只讀存儲(chǔ)器中的信息數(shù)據(jù)可以長(zhǎng)期掉電保存。根據(jù)數(shù)據(jù)的寫(xiě)入方式，只讀存儲(chǔ)器分為固定ROM（又稱有掩模ROM）可編程ROM（ProgrammableRead-only，Memory,PROM）和可擦除的可編程的ROM（ErasableProgrammableRead-OnlyMemory，EPROM）幾種不同類型。隨機(jī)存取存儲(chǔ)器可以隨時(shí)讀出或?qū)懭霐?shù)據(jù)，但斷電后，數(shù)據(jù)將會(huì)丟失。隨機(jī)存儲(chǔ)器根據(jù)存儲(chǔ)單元工作原理的不同，可分為靜態(tài)存儲(chǔ)器（StaricRandomAccessMemory，SRAM）和動(dòng)態(tài)存儲(chǔ)器（DynamicRandomAccessMemory，DRAM）。7.2只讀存儲(chǔ)器

7.2.1掩模只讀存儲(chǔ)器（ROM）固定ROM，也稱掩模型ROM，它是在生產(chǎn)過(guò)程最后一道掩模工藝是按照用戶的要求寫(xiě)入信息，一旦生產(chǎn)完畢，就不可能再改變。ROM的電路結(jié)構(gòu)包含存儲(chǔ)矩陣（Storagematrix）、地址譯碼器（AddressDecoder）和輸出緩沖器（OutputBuffer）三個(gè)組成部分。

7.2.2可編程只讀存儲(chǔ)器（PROM）

PROM不是由廠家生產(chǎn)時(shí)寫(xiě)入信息，而是由開(kāi)發(fā)設(shè)計(jì)人員根據(jù)自己的需要，用電的方法寫(xiě)入，一旦寫(xiě)入后信息不再改變，這類PROM只能寫(xiě)入一次。PROM的總體結(jié)構(gòu)與掩模ROM一樣，同樣由存儲(chǔ)矩陣、地址譯碼器和輸出電路組成。不過(guò)在出廠時(shí)已經(jīng)在存儲(chǔ)矩陣的所有交叉點(diǎn)上全部制作了存儲(chǔ)元件，即相當(dāng)于在所有存儲(chǔ)單元中都存入了1。7.2.3可擦除可編程只讀存儲(chǔ)（EPROM）可擦除的可編程ROM中存儲(chǔ)的數(shù)據(jù)不僅可以由設(shè)計(jì)人員寫(xiě)入信息，而且可以擦除重寫(xiě)幾百次，因而在需要經(jīng)常修改ROM中內(nèi)容的場(chǎng)合它便成為一種比較理想的器件。7.3隨機(jī)存取存儲(chǔ)器SRAM電路通常由存儲(chǔ)矩陣、地址譯碼器和讀/寫(xiě)控制電路（也稱為輸入／輸出電路）三部分組成。7.3.1靜態(tài)隨機(jī)存儲(chǔ)器（SRAM）7.3.2動(dòng)態(tài)隨機(jī)存儲(chǔ)器（DRAM）

DRAM動(dòng)態(tài)存儲(chǔ)單元單管動(dòng)態(tài)MOS存儲(chǔ)單元的電路DRAM總體結(jié)構(gòu)為了提高集成度的同時(shí)減少器件引腳的數(shù)目，目前的大容量DRAM多半都采用1位輸入、1位輸出和地址分時(shí)輸出的方式。7.4可編程邏輯器件可編程邏輯器件（PLD）是作為一種通用型器件生產(chǎn)的，然而它的邏輯功能又是由用戶通過(guò)對(duì)器件編程來(lái)自行設(shè)定。它可以把一個(gè)數(shù)字系統(tǒng)集成在片PLD上，而不必由芯片制造廠去設(shè)計(jì)和制作專用集成芯片。PLD具有通用型器件批量大、成本低和專用型器件構(gòu)成系統(tǒng)體積小、電路可靠等優(yōu)點(diǎn)。7.4.1可編程陣列邏輯器件（PAL）可編程陣列邏輯器件（PAL），是20世紀(jì)70年代末出現(xiàn)的一種低密度、一次性可編程邏輯器件。最簡(jiǎn)單的PAL電路結(jié)構(gòu)形式包含一個(gè)可編程的與邏輯陣列和一個(gè)固定的或邏輯陣列。7.4.2通用陣列邏輯器件（GAL）通用陣列邏輯器件（GAL）是繼PAL器件之后，在20世紀(jì)80年代中期推出的一種低密度可編程邏輯器件。它在結(jié)構(gòu)上采用了輸出邏輯宏單元（OLMC）結(jié)構(gòu)形式。在工藝上吸收了E2PROM的浮柵技術(shù)，從而使GAL器件具有可擦除、可重新編程、數(shù)據(jù)可長(zhǎng)期保存和可重新組合結(jié)構(gòu)的特點(diǎn)。因此GAL器件比PAL器件功能更加全面，結(jié)構(gòu)更加靈活，它可取代大部分中、小規(guī)模的數(shù)字成電路和PAL器件，增加了數(shù)字系統(tǒng)設(shè)計(jì)的靈活性。7.4.3復(fù)雜可編程邏輯器件（GPLD）與現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）復(fù)雜可編程邏輯器件（CPLD）采用CMOSEPROM、E2PROM、FLASH存儲(chǔ)器和SRAM等編程技術(shù)，從而構(gòu)成了高密度、高速度和低功耗的可編程邏輯器件。CPLD的I/O端數(shù)和內(nèi)含觸發(fā)器多達(dá)數(shù)百個(gè)，其集成度遠(yuǎn)遠(yuǎn)高于可編程邏輯器件PAL和GAL。因此，采用CPLD設(shè)計(jì)數(shù)字系統(tǒng)，體積小、功耗低、可靠性高，且有更大的靈活性。CPLD大致可分為兩類，一類是由GAL器件發(fā)展而來(lái)的，其主體仍是與陣列和宏單元結(jié)構(gòu)，稱為CPLD的基本結(jié)構(gòu)；另一類是分區(qū)陣列結(jié)構(gòu)的CPLD。生產(chǎn)廠商主要有Xilinx、Altera和Lattice3家公司，其它廠商還有