電子設(shè)計(jì)自動(dòng)化智慧樹知到期末考試答案章節(jié)答案2024年山東航空學(xué)院

電子設(shè)計(jì)自動(dòng)化智慧樹知到期末考試答案+章節(jié)答案2024年山東航空學(xué)院行為描述就是對(duì)設(shè)計(jì)實(shí)體的數(shù)學(xué)模型的描述其抽象程度遠(yuǎn)高于結(jié)構(gòu)描述。（）

答案:對(duì)當(dāng)進(jìn)程語(yǔ)句中使用wait語(yǔ)句后，必須列出敏感信號(hào)。（）

答案:錯(cuò)順序編碼編碼方式最簡(jiǎn)單，在傳統(tǒng)設(shè)計(jì)技術(shù)中最常用，使用的觸發(fā)器數(shù)量最少，剩余的非法狀態(tài)也最少，容錯(cuò)技術(shù)最簡(jiǎn)單。（）

答案:對(duì)在VHDL中變量可在結(jié)構(gòu)體和進(jìn)程中定義和使用。（）

答案:錯(cuò)VHDL支持循環(huán)語(yǔ)句。（）

答案:對(duì)QuartusII是Xilinx的FPGA/CPLD的集成開發(fā)工具。（）

答案:錯(cuò)如果把序列檢測(cè)器的雙進(jìn)程結(jié)構(gòu)Moore型機(jī)改寫成單進(jìn)程的Mealy型機(jī)，輸出將會(huì)延遲一個(gè)時(shí)鐘，這種延遲輸出具有濾波作用。（）

答案:對(duì)數(shù)據(jù)對(duì)象規(guī)定了行為方式和功能特點(diǎn)，而數(shù)據(jù)類型限定了取值范圍。（）。

答案:對(duì)HDL是一種用文本形式來(lái)描述和設(shè)計(jì)電路的語(yǔ)言。（）

答案:對(duì)時(shí)序電路構(gòu)建的關(guān)鍵是不完整條件語(yǔ)句的應(yīng)用。（）

答案:對(duì)集成度是PLD器件的一項(xiàng)重要指標(biāo)。（）

答案:對(duì)PLD按照可編程的次數(shù)分為兩類：一次性編程器件和可多次編程器件。（）

答案:對(duì)PLD是ProgrammableLogicDevice（可編程邏輯器件）的縮寫。（）

答案:對(duì)VHDL支持條件運(yùn)算符。（）

答案:對(duì)計(jì)數(shù)器是組合電路。（）

答案:錯(cuò)計(jì)數(shù)器的VHDL設(shè)計(jì)中，一般用IF語(yǔ)句進(jìn)行描述。（）

答案:對(duì)參數(shù)的設(shè)置是為了使設(shè)計(jì)中的常數(shù)更容易閱讀和修改。（）

答案:對(duì)IP是IntellectualProperty的縮寫。（）

答案:對(duì)元件例化語(yǔ)句位置關(guān)聯(lián)時(shí)位置必須一一對(duì)應(yīng)。（）

答案:對(duì)PLA是ProgrammableLogicArray,可編程邏輯陣列的縮寫。（）

答案:對(duì)VHDL常用的庫(kù)有（）

答案:STD;WORK;IEEE面向FPGA的EDA開發(fā)流程有下列哪些步驟（）

答案:仿真;綜合、.適配;下載和硬件測(cè)試;設(shè)計(jì)輸入在VHDL中，為定義的信號(hào)賦初值，應(yīng)該使用（）符號(hào)。

答案::=QuartusII不支持的輸入方式是（）。

答案:矢量輸入在VHDL中，一個(gè)設(shè)計(jì)實(shí)體可以擁有一個(gè)或多個(gè)（）。

答案:結(jié)構(gòu)體一個(gè)項(xiàng)目的輸入輸出端口是定義在（）。

答案:實(shí)體中執(zhí)行QuartusII的（）命令，可以檢查設(shè)計(jì)電路錯(cuò)誤。

答案:Compilation----編譯符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是（）。

答案:A_2關(guān)于VHDL數(shù)據(jù)類型，說(shuō)法不正確的是（）。

答案:STD_LOGIC位于STANDARD程序包中變量是局部量可以寫在（）。

答案:進(jìn)程中在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯位STD_LOGIC的數(shù)據(jù)類型中是用（）表示的。

答案:大寫字母和數(shù)字關(guān)于VHDL數(shù)據(jù)類型，正確的是（）。

答案:數(shù)據(jù)類型不同不能進(jìn)行運(yùn)算下面哪一條命令是QuartusII在時(shí)序仿真時(shí)執(zhí)行加載節(jié)點(diǎn)的命令？（）。

答案:node—>enternodefromSNF下面關(guān)于VHDL運(yùn)算符優(yōu)先級(jí)的說(shuō)法，正確的是（）。

答案:括號(hào)可以改變優(yōu)先級(jí)在設(shè)計(jì)輸入完成后，應(yīng)立即對(duì)設(shè)計(jì)文件進(jìn)行（）。

答案:編譯利用VHDL代碼文本輸入方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，下面哪一種說(shuō)法是正確的（）

答案:VHDL代碼文本輸入設(shè)計(jì)方法是一種自頂向下的設(shè)計(jì)方法綜合是EDA設(shè)計(jì)的關(guān)鍵步驟，下面對(duì)綜合的描述中錯(cuò)誤的是（）

答案:綜合可理解為一種映射過(guò)程，并且這種映射關(guān)系是唯一的，即綜合結(jié)果是唯一的。如果a=1,b=0，則邏輯表達(dá)式（aANDb）OR（NOTbANDa）的值是（）。

答案:1在VHDL中，條件信號(hào)賦值語(yǔ)句WHEN_ELSE屬于（）語(yǔ)句。

答案:并行VHDL程序編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:Line1,Filee:\muxfile\mux21.tdf:TDFsyntaxerror…其錯(cuò)誤原因是（）。

答案:錯(cuò)將設(shè)計(jì)文件的后綴寫成.tdf而非.vhd。以下對(duì)于進(jìn)程PROCESS的說(shuō)法，正確的是：（）。

答案:進(jìn)程語(yǔ)句本身是并行語(yǔ)句進(jìn)程中的變量賦值語(yǔ)句，其變量更新是（）

答案:立即完成在VHDL中，含WAIT語(yǔ)句的進(jìn)程PROCESS的括弧中（）再加敏感信號(hào)，否則則是非法的。

答案:不能EDA的中文含義是（）。

答案:電子設(shè)計(jì)自動(dòng)化VHDL中,為目標(biāo)變量賦值符號(hào)是（）。

答案::=關(guān)于轉(zhuǎn)換函數(shù)正確的說(shuō)法是（）。

答案:只有特定類型的數(shù)據(jù)類型可以轉(zhuǎn)化VHDL決斷函數(shù)用于在多驅(qū)動(dòng)信號(hào)時(shí)解決信號(hào)競(jìng)爭(zhēng)問(wèn)題。（）

答案:對(duì)VHDL函數(shù)由函數(shù)首和函數(shù)體兩部分組成，在程序包中必須定義函數(shù)首，在進(jìn)程或結(jié)構(gòu)體中無(wú)需定義函數(shù)首。（）

答案:對(duì)VHDL子程序中，可以只定義過(guò)程首，過(guò)程體可以省略。（）

答案:錯(cuò)VHDL子程序中，過(guò)程和函數(shù)的調(diào)用方式一樣。（）

答案:錯(cuò)VHDL子程序的兩種類型是（）

答案:函數(shù);過(guò)程順序編碼使用的觸發(fā)器數(shù)量最少，但剩余的非法狀態(tài)較多，容錯(cuò)技術(shù)較復(fù)雜。（）

答案:錯(cuò)與Mealy型狀態(tài)機(jī)相比，Moore型狀態(tài)機(jī)的輸出變化要延遲一個(gè)周期。（）

答案:對(duì)狀態(tài)機(jī)編碼方式中，占用觸發(fā)器較多，但其簡(jiǎn)單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)的編碼方式是（）

答案:一位熱碼編碼VHDL主控時(shí)序進(jìn)程是指負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)和在時(shí)鐘驅(qū)動(dòng)下負(fù)責(zé)狀態(tài)轉(zhuǎn)換的進(jìn)程。（）

答案:對(duì)從狀態(tài)表達(dá)方式上分，用VHDL設(shè)計(jì)的狀態(tài)機(jī)可以分為哪幾種不同形式（）

答案:確定狀態(tài)編碼的狀態(tài)機(jī);符號(hào)化狀態(tài)機(jī)關(guān)于進(jìn)程中的信號(hào)賦值語(yǔ)句，說(shuō)法不正確的是（）

答案:當(dāng)進(jìn)程中同一信號(hào)有多個(gè)賦值源時(shí)，執(zhí)行最前面的語(yǔ)句。信號(hào)和變量在結(jié)構(gòu)體中的定義位置一樣。（）

答案:錯(cuò)仿真δ，是仿真軟件的最小分辨時(shí)間。（）

答案:對(duì)用INOUT端口模式設(shè)計(jì)雙向端口也必須考慮三態(tài)的使用。（）

答案:對(duì)VHDL中用于仿真建模的延時(shí)模型有（）

答案:固有延時(shí);傳輸延時(shí)下列哪些語(yǔ)句屬于并行信號(hào)賦值語(yǔ)句（）

答案:簡(jiǎn)單信號(hào)賦值語(yǔ)句;條件信號(hào)賦值語(yǔ)句;選擇信號(hào)賦值語(yǔ)句VHDL運(yùn)算符優(yōu)先級(jí)的說(shuō)法不正確的是（）。

答案:AND和NOT屬于同一個(gè)優(yōu)先級(jí)下列哪個(gè)操作符是將位矢向左移，右邊跟進(jìn)的位補(bǔ)零？（）

答案:SLLVHDL語(yǔ)言的運(yùn)算操作包括了邏輯運(yùn)算符、關(guān)系運(yùn)算符、乘法運(yùn)算符等，它們?nèi)叩膬?yōu)先級(jí)是相同的。（）

答案:錯(cuò)下列哪一個(gè)語(yǔ)句不屬于并行語(yǔ)句？（）

答案:CASE語(yǔ)句在QuartusⅡ中，工作文件夾不允許建在根目錄內(nèi)或桌面上。（）

答案:對(duì)基于EDA的FPGA設(shè)計(jì)流程，下面哪個(gè)是正確的（）。

答案:設(shè)計(jì)輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:expectedchoicesincasestatement其錯(cuò)誤原因是（）。

答案:沒有將CASE語(yǔ)句中表達(dá)式的所有取值都列舉出來(lái)QuartusII是（）

答案:EDA工具軟件利用QuartusⅡ只能進(jìn)行時(shí)序仿真。（）

答案:錯(cuò)完整的條件語(yǔ)句，可以實(shí)現(xiàn)（）的設(shè)計(jì)。

答案:組合電路下列哪個(gè)不是賦值語(yǔ)句的構(gòu)成（）

答案:元件在VHDL中，IF語(yǔ)句是（）語(yǔ)句。

答案:順序CASE語(yǔ)句最末一個(gè)條件句中的選擇必須是“WHENOTHERS=>"NULL"。（）

答案:錯(cuò)在VHDL中，用以下哪個(gè)語(yǔ)句表示clock的上升沿（）

答案:clock’EVENTANDclock=‘1’STD_LOGIC數(shù)據(jù)類型中定義的強(qiáng)未知字符是（）

答案:XVHDL數(shù)據(jù)類型轉(zhuǎn)換函數(shù)用于實(shí)現(xiàn)VHDL中各種數(shù)據(jù)類型互相轉(zhuǎn)換。（）

答案:對(duì)關(guān)于VHDL數(shù)據(jù)類型，正確的是（）

答案:用戶可以定義子類型必須在庫(kù)和程序包中提前聲明才能使用的數(shù)據(jù)類型是（）

答案:STD_LOGIC使用STD_LOGIG_1164中的數(shù)據(jù)類型時(shí)（）

答案:必須在庫(kù)和包集合中聲明在VHDL標(biāo)識(shí)符命名規(guī)則中，以（）開頭的標(biāo)識(shí)符是正確的。

答案:字母VHDL語(yǔ)言中用于存放用戶設(shè)計(jì)和定義的一些設(shè)計(jì)單元和程序包的工作庫(kù)是（）

答案:WORK庫(kù)對(duì)于信號(hào)和變量，哪一個(gè)是不正確的（）

答案:變量的賦值符號(hào)是<=不符合VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是（）

答案:%50VHDL程序中，實(shí)體描述（）

答案:器件外部特性下列哪個(gè)是硬件描述語(yǔ)言的英文縮寫（）

答