單片機(jī) SWD 下載通信底層原理

基于Cortex-M內(nèi)核的單片機(jī)，目前主流的下載接口就是JTAG和SWD。

SWD和JTAG引腳區(qū)別：JTAG：TDI：TestDataIn。串行輸入引腳TDO：TestDataOut，串行輸出引腳TCK：TestClock，時(shí)鐘引腳TMS：TestModeSelect，模式選擇（控制信號(hào)）引腳TRST：TestReset，復(fù)位引腳SWD：SWDIO：SerialWireDataInputOutput，串行數(shù)據(jù)輸入輸出引腳SWCLK：SerialWireClock，串行線時(shí)鐘引腳其中SWD只需要兩根線（SWCLK和SWDIO），在PCB布局有限、引腳資源緊張的情況下，SWD算是一種不錯(cuò)的選擇。SWD簡(jiǎn)介SWD：SerialWireDebug，代表串行線調(diào)試，是ARM設(shè)計(jì)的協(xié)議，用于對(duì)其微控制器進(jìn)行編程和調(diào)試。

市面上支持SWD調(diào)試接口的下載器很多，比如：ST-Link、J-Link、?e-Link、GD-Link等市面上絕大部分用于Cortex-M內(nèi)核處理器的下載器都支持。

對(duì)于SWDIO，是雙向（輸入輸出）數(shù)據(jù)引腳，必須在電路板上對(duì)線路進(jìn)行上拉（ARM建議采用100K）。

每次在協(xié)議中更改SWDIO的方向時(shí)，都會(huì)插入轉(zhuǎn)換時(shí)間，此時(shí)線路即不受主機(jī)驅(qū)動(dòng)也不受目標(biāo)驅(qū)動(dòng)。默認(rèn)情況下，此轉(zhuǎn)換時(shí)間為一位時(shí)間，但可以通過(guò)配置SWCLK頻率來(lái)調(diào)整。調(diào)試接口常見(jiàn)的Cortex-M內(nèi)核處理器都集成了SWD和JTAG調(diào)試端口，在SWJ-DP中，SW-DP的2個(gè)JTAG引腳與JTAG-DP的5個(gè)JTAG引腳中的部分引腳復(fù)用。

JTAG與SWD的切換機(jī)制：默認(rèn)調(diào)試接口是JTAG接口，如果調(diào)試工具想要切換到SW-DP，它必須在TMS/TCK（分別映射到SWDIO和SWCLK）上提供專用的JTAG序列，用于禁止JTAG-DP并使能SW-DP。這樣便可僅使用SWCLK和SWDIO引腳來(lái)激活SWDP。該序列為：1.輸出超過(guò)50個(gè)TCK周期的TMS(SWDIO)=1信號(hào)2.輸出16個(gè)TMS(SWDIO)信號(hào)0111100111100111(MSB)3.輸出超過(guò)50個(gè)TCK周期的TMS(SWDIO)=1信號(hào)SW協(xié)議序列每個(gè)序列包括三個(gè)階段：主機(jī)發(fā)送的數(shù)據(jù)包請(qǐng)求（8位）目標(biāo)發(fā)送的確認(rèn)響應(yīng)（3位）主機(jī)或目標(biāo)發(fā)送的數(shù)據(jù)傳輸階段（33位）數(shù)據(jù)包請(qǐng)求（8位）：

ACK響應(yīng)（3位）：

DATA傳輸（33位）

這種類似于寄存器的一些Bit位操作，底層的一些原理與普通的通信協(xié)議也有類似之處。。SW-DP狀態(tài)SW-DP的狀態(tài)機(jī)有一個(gè)用于標(biāo)識(shí)SW-DP的內(nèi)部ID代碼，其中主要包含的狀態(tài)：復(fù)位、空閑狀態(tài)、ID代碼等。在上電復(fù)位后、DP從JTAG切換到SWD后或者線路處于高電平超過(guò)50個(gè)周期后，SW-DP狀態(tài)機(jī)處于復(fù)位狀態(tài)。如果在復(fù)位狀態(tài)后線路處于低電平至少兩個(gè)周期，SW-DP狀態(tài)機(jī)處于空閑狀態(tài)。復(fù)位狀態(tài)后，該狀態(tài)機(jī)必須首先進(jìn)入空閑狀態(tài)，然后對(duì)DP-SWIDCODE寄存器執(zhí)行讀訪問(wèn)。否則，目標(biāo)將在另一個(gè)事務(wù)上發(fā)出FAULT確認(rèn)響應(yīng)。SW-DP狀態(tài)機(jī)的更多詳細(xì)信息，可以參看