自動布局布線及SOC簡介

關(guān)于自動布局布線及SOC簡介2024/8/712024/8/726.1自動布局布線

自動布局布線定義自動布局、布線是將門級網(wǎng)表（netlist）轉(zhuǎn)換成版圖（layout），并對各個電路單元確定其幾何形狀、大小及位置，同時要確定

單元之間的連接關(guān)系方法有兩種，一種是手工畫版圖實現(xiàn)，另一種是用自動布局布線工具實現(xiàn)（AutoPlaceandRoute，APR）VLSI設(shè)計的自動布局、布線必須借助EDA工具完成比較著名的自動布局、布線工具：AVant！/Synopsys的ApolloII、Cadence、Synopsys、Mentor等公司的工具。在Cadence中進行布局規(guī)劃的工具為Preview，進行自動布局布線的引擎有四種：BlockEnsemble、CellEnsemble、GateEnsemble和SiliconEnsemble，其中，BlockEnsemble適用于宏單元的自動布局布線，CellEnsemble適用于標準單元或標準單元與宏單元相混合的布局布線，GateEnsemble適合于門陣列的布局布線，SiliconEnsemble主要用在標準單元的布局布線中。第2頁,共36頁，星期六，2024年，5月2024/8/73自動布局布線流程標準單元庫按電路種類劃分核心邏輯單元庫I/O單元硬核模塊生成器按設(shè)計階段劃分邏輯綜合庫單元的仿真庫物理版圖庫延時模型庫門級網(wǎng)表布局規(guī)劃預布線布局時鐘樹布線自動布局布線過程設(shè)計約束工藝庫數(shù)據(jù)準備和輸入版圖數(shù)據(jù)輸出DRC&LVS第3頁,共36頁，星期六，2024年，5月2024/8/74數(shù)據(jù)準備和輸入網(wǎng)表(netlist):由邏輯綜合工具生成的，以標準邏輯單元表示的邏輯網(wǎng)絡(luò)（EDIF網(wǎng)表）標準邏輯單元庫/工藝庫：由EDA/Foundary廠商合作提供；如：ArtisanComponents的TSMC0.25umCMOS標準單元庫和輸入/輸出單元庫)

標準邏輯單元庫的庫單元種類繁多，形式多樣，以滿足不同階段的ASIC設(shè)計的需求設(shè)計約束芯片的總體功耗、時序要求和面積第4頁,共36頁，星期六，2024年，5月2024/8/75布局規(guī)劃、預布線、布局布局規(guī)劃是面向物理版圖的劃分，不同于邏輯設(shè)計時模塊的劃分。布局規(guī)劃可估算出較為精確的互連延遲信息、預算芯片的面積，分析布線的稀疏度。布局規(guī)劃從版圖上將芯片設(shè)計劃分為不同的功能塊，布置輸入/輸出端口，對功能塊、宏模塊、芯片時鐘及電源分布進行布局方案設(shè)計，根據(jù)設(shè)計要求對一些單元或模塊之間的距離進行約束和控制。在深亞微米設(shè)計中，合理的總體布局規(guī)劃可以提高綜合的連線延遲模型的準確性，從而更快的達到時序收斂，減少設(shè)計的重復。第5頁,共36頁，星期六，2024年，5月2024/8/76預布線預布線的目的就是要在版圖設(shè)計上為布線留必要的通道預布線包括宏單元的電源、地、信號的布線，焊盤單元的布線及芯片核心邏輯部分的電源環(huán)、電源網(wǎng)絡(luò)的布線布線通道的不同劃分電源分配一般結(jié)構(gòu)某32位微處理器電源總線第6頁,共36頁，星期六，2024年，5月2024/8/77布局布局就是進行網(wǎng)表中單元的放置，這一步可以使用綜合時產(chǎn)生的時序約束來驅(qū)動布局，以使布局后的連線延遲更接近綜合的連線延遲模型，更快的達到TimingClosure

。布局要求將模塊在滿足一定的目標函數(shù)的前提下布置在芯片上的適當位置，并要求芯片面積最小、連線總長最短、電性能最優(yōu)并且容易布線。第7頁,共36頁，星期六，2024年，5月2024/8/78時鐘樹綜合在芯片版圖設(shè)計中，時鐘樹的設(shè)計是非常重要的，數(shù)字系統(tǒng)中一切的電路行為都是在時鐘的嚴格同步下進行的。系統(tǒng)中的時鐘負載很大，而且遍布整個芯片。這樣就造成了較大的本地時鐘間的相對延時，也叫時鐘偏斜(ClockSkew)，時鐘偏斜嚴重影響電路的同步，會造成時序紊亂。延時延時最大芯片平面時鐘輸入延時為零abdc第8頁,共36頁，星期六，2024年，5月2024/8/79時鐘樹時鐘樹綜合就是為了保證時鐘的設(shè)計要求，對芯片的時鐘網(wǎng)絡(luò)進行重新設(shè)計的過程，包括:時鐘樹的生成緩沖的插入時鐘網(wǎng)絡(luò)的分層時鐘網(wǎng)絡(luò)形式最常用的時鐘網(wǎng)絡(luò)是H-樹和平衡樹最常用的兩種時鐘網(wǎng)絡(luò)時鐘樹主干時鐘樹主干時鐘源時鐘源第9頁,共36頁，星期六，2024年，5月2024/8/710一些時鐘樹的實例不含時鐘樹零歪斜時鐘樹可變時間時鐘樹第10頁,共36頁，星期六，2024年，5月2024/8/711時鐘樹插入及增加驅(qū)動器時鐘信號延時與具體的版圖密切相關(guān)，所以在邏輯綜合的時候一般忽略時鐘的處理，而在布局布線設(shè)計中進行插入時鐘樹操作。為了實現(xiàn)時鐘延時的總體平衡，對時鐘信號進行樹狀插入驅(qū)動(buffer)。一個插入驅(qū)動的時鐘分配樹DECAlpha21164CPU時鐘樹的例子第11頁,共36頁，星期六，2024年，5月2024/8/712布線布線是根據(jù)電路連接的關(guān)系，在滿足工藝規(guī)則和電學性能的要求下，在指定的區(qū)域內(nèi)完成所需的全部互連，同時盡可能地對連線長度和通孔數(shù)目進行優(yōu)化。完成預布線以后，一些特定網(wǎng)絡(luò)的布線，如時鐘、總線等一些關(guān)鍵路徑需要嚴格保證其時序要求；在布線中，這些關(guān)鍵路徑的布線被賦予較高的優(yōu)先級，有時甚至進行手工布線。全局布線布線工具首先把版圖區(qū)域劃分為不同的布線單元，同時建立布線通道；對連線的網(wǎng)絡(luò)連接方向和占用的布線資源(布線通道和過孔)、連線的最短路徑等進行確定；對布線的擁塞程度進行估計，調(diào)整連線網(wǎng)絡(luò)過度擁塞的部分。第12頁,共36頁，星期六，2024年，5月2024/8/713版圖檢查與驗證DRC:DesignRuleCheck設(shè)計規(guī)則檢查ERC:ElectronicRuleCheck電學設(shè)計規(guī)則LVS:LayoutvsSchematicCheck網(wǎng)表一致性檢查版圖設(shè)計規(guī)則檢查網(wǎng)表與參數(shù)提取版圖網(wǎng)表電學規(guī)則檢查后仿真網(wǎng)表一致性檢查原理圖網(wǎng)表第13頁,共36頁，星期六，2024年，5月2024/8/714設(shè)計規(guī)則檢查(DRC,DesignRuleCheck)設(shè)計規(guī)則是以器件的特征尺寸為基準，根據(jù)制造工藝水平及其它考慮，制定出的一整套關(guān)于各掩膜相關(guān)層上圖形自身尺寸及圖形間相對尺寸的允許范圍。設(shè)計規(guī)則檢查則是檢查版圖中各掩膜相關(guān)層上圖形的各種尺寸，保證無一違反規(guī)定的設(shè)計規(guī)則。設(shè)計規(guī)則的范圍很寬，項目繁多，但其中多數(shù)規(guī)則是關(guān)于圖形邊與邊之間的距離規(guī)范，包括寬度檢查、面積檢查、內(nèi)間距檢查和外間距檢查。第14頁,共36頁，星期六，2024年，5月2024/8/715電學設(shè)計規(guī)則(ERC,ElectronicRuleCheck)電學設(shè)計規(guī)則檢測出沒有電路意義的連接錯誤，（短路、開路、孤立布線、非法器件等），介于設(shè)計規(guī)則與行為級分析之間，不涉及電路行為實現(xiàn)：提取版圖網(wǎng)表，ERC軟件網(wǎng)表提取工具：邏輯連接復原第15頁,共36頁，星期六，2024年，5月2024/8/716網(wǎng)表一致性檢查(LVS,LayoutvsSchematicCheck)LVS是指把從版圖中根據(jù)器件與節(jié)點識別提取出的電路同原設(shè)計的電路進行對比檢查，要求兩者在結(jié)構(gòu)上達到一致。LVS要對比檢查的結(jié)構(gòu)單元，版圖中提取出的電路和原設(shè)計的網(wǎng)表必須化作同一形式的網(wǎng)表結(jié)構(gòu)，即相同形式的結(jié)構(gòu)單元的互聯(lián)，兩者才具有可比性。如果兩者不一致，其錯誤大體分為兩類：不一致點（節(jié)點不一致、器件不一致）失配器件實現(xiàn)：網(wǎng)表提取，LVS軟件第16頁,共36頁，星期六，2024年，5月2024/8/717后仿真是指版圖完成后提取芯片內(nèi)部寄生參數(shù)后的得到最準確的門延時和互連線延時的仿真。后仿真包括：邏輯仿真、時序分析、功耗分析、電路可靠性分析等輸出結(jié)果所有檢查驗證無誤，布圖結(jié)果轉(zhuǎn)換為GDSII格式的掩膜文件。然后通過掩膜版發(fā)生器或電子束制版系統(tǒng)，將掩膜文件轉(zhuǎn)換生成掩膜版。后仿真設(shè)計成功！第17頁,共36頁，星期六，2024年，5月2024/8/7186.2SOC技術(shù)簡介基本概念SOC：Systemonchip片上系統(tǒng)系統(tǒng)集成芯片Soc基本特征：SOC是VLSI技術(shù)的最新產(chǎn)物。SOC是實現(xiàn)現(xiàn)代電子系統(tǒng)的重要途徑。SOC技術(shù)涉及：集成電路制造技術(shù)；設(shè)計技術(shù)；電子系統(tǒng)設(shè)計理論；軟件工程等。SOC芯片采用超深亞微米（VDSM）或納米IC制造技術(shù)。SOC的復雜性！絕大多數(shù)設(shè)計廠商不可能覆蓋全部技術(shù)領(lǐng)域，不可能也沒有必要在設(shè)計上完全采用自主設(shè)計方法。大量采用IP核來完成設(shè)計已成為一種趨勢。第18頁,共36頁，星期六，2024年，5月2024/8/719IP核軟核是用可綜合的RTL描述或者通用庫元件的網(wǎng)表形式表示的可復用模塊。用戶須負責實際的實現(xiàn)和版圖。固核是指在結(jié)構(gòu)和拓撲針對性能和面積通過版圖規(guī)劃，甚至可用某種工藝技術(shù)進行優(yōu)化的可復用模塊。它們以綜合好的代碼或通過庫元件的網(wǎng)表形式存在。硬核是指在性能、功率和面積上經(jīng)過優(yōu)化并映射到特定工藝技術(shù)的可復用模塊。它們以完整的布局布線的網(wǎng)表和諸如GDSII（一種版圖數(shù)據(jù)文件格式）格式的固定版圖形式存在。分類可移植性聯(lián)合性易用性價格軟核好高高高固核中中中中硬核差低低低第19頁,共36頁，星期六，2024年，5月2024/8/720SOC組成結(jié)構(gòu)用戶設(shè)計的算法模塊CPU模塊DSP模塊Memory模塊模-數(shù)轉(zhuǎn)換器(ADC)、數(shù)-模轉(zhuǎn)換器(DAC)鎖相環(huán)(PLL)運算放大器(OpAmp)電壓調(diào)節(jié)器(BandapVoltageReference)晶振單元直流電壓轉(zhuǎn)換器(DC-DCconverter)I/O模塊無線傳輸模塊圖像處理模塊第20頁,共36頁，星期六，2024年，5月2024/8/721SOC組成結(jié)構(gòu)第21頁,共36頁，星期六，2024年，5月2024/8/722SOC應(yīng)用領(lǐng)域第22頁,共36頁，星期六，2024年，5月2024/8/723SOC設(shè)計SOC芯片設(shè)計:芯片設(shè)計==系統(tǒng)設(shè)計;SOC的設(shè)計包括：芯片設(shè)計測試方法設(shè)計軟件系統(tǒng)設(shè)計PCB板設(shè)計系統(tǒng)和分系統(tǒng)設(shè)計SOC的設(shè)計涉及領(lǐng)域：系統(tǒng)硬件軟件測試等學科各領(lǐng)域的界線越來越模糊，趨向融合。SOC芯片的設(shè)計同樣按層次劃分，與VLSI設(shè)計方法一致，同樣分為：系統(tǒng)設(shè)計、行為設(shè)計、結(jié)構(gòu)設(shè)計、邏輯設(shè)計、電路設(shè)計、版圖設(shè)計，第23頁,共36頁，星期六，2024年，5月2024/8/724SOC芯片設(shè)計流程系統(tǒng)功能定義HDLDescription內(nèi)部表示硬件結(jié)構(gòu)生成軟件結(jié)構(gòu)生成聯(lián)合驗證芯片結(jié)構(gòu)設(shè)計芯片邏輯設(shè)計芯片電路設(shè)計芯片版圖設(shè)計軟件系統(tǒng)設(shè)計測試方案設(shè)計PCB設(shè)計系統(tǒng)總成第24頁,共36頁，星期六，2024年，5月2024/8/725基于平臺的SOC設(shè)計方法在超深亞微米（納米）工藝階段：SoC架構(gòu)設(shè)計的工作量將超過物理設(shè)計；嵌入式軟件開發(fā)的工作量將超過硬件設(shè)計；需要大幅縮減架構(gòu)開發(fā)時間，更早地進行軟件開發(fā)并完成SoC驗證，才能保證SoC芯片的上市時間并控制設(shè)計成本。目前，解決SoC技術(shù)瓶頸的方法就是提高設(shè)計的抽象級，采用基于平臺的方法設(shè)計SoC芯片?；谄脚_的SoC設(shè)計方法帶來一系列新的變化：硬件描述語言傾向于采用C++/SystemC及其方法來仿真SoC和嵌入式軟件，可比傳統(tǒng)的RTL方法快50萬倍。改VLSI設(shè)計的自頂向下方法為層次性設(shè)計方法；在RTL實現(xiàn)之前，使用最優(yōu)的系統(tǒng)模型或虛擬原型并行開發(fā)應(yīng)用軟件和系統(tǒng)軟件，效率要比在RTL/C級驗證快幾個數(shù)量級。使用模型構(gòu)建可復用設(shè)計平臺，可快速造就新的派生設(shè)計。第25頁,共36頁，星期六，2024年，5月2024/8/726

MPEG算法視頻處理雷達信號處理器Cadence的SoCEncounter設(shè)計平臺Mentor的PlatformExpress設(shè)計平臺Synopsys的Galaxy設(shè)計平臺ARM的PrimeXsys+RealView設(shè)計平臺AlteraDSP/SOPCBuilder設(shè)計平臺ARM公司的CPU系列Motorola公司的系列Artisan公司的系列TI公司的DSP系列Altera公司Nios系列Customer自主設(shè)計模塊EDA工具IP核提供商（嵌入式系統(tǒng)）第26頁,共36頁，星期六，2024年，5月2024/8/7276.3VLSI設(shè)計發(fā)展方向VLSI發(fā)展趨勢先進工藝(高集成度、低功耗）系統(tǒng)化設(shè)計方法（SOC，SOPC，結(jié)構(gòu)化ASIC）EDA技術(shù)……FPGA發(fā)展趨勢向高密度、高速度、寬頻帶方向發(fā)展向低成本、低價格的方向發(fā)展向低電壓、低功耗和綠色化方向發(fā)展結(jié)構(gòu)化ASIC可編程片上系統(tǒng)SOPC動態(tài)可重配置DRFPGA單片群集器COD第27頁,共36頁，星期六，2024年，5月2024/8/728ALTERAStratixII顛覆了四輸入查找表(LUT)是FPGA最佳選擇的傳統(tǒng)觀念,輸入數(shù)可變的自適應(yīng)邏輯模塊(ALM)作為FPGA的基本結(jié)構(gòu)單元TSMC90nm工藝，9層金屬，1.2內(nèi)核電壓ALM數(shù)目:6240-71760；等效邏輯單元(LE)數(shù)目:15.6-17.94萬個，而130nmStratixFPGA的最大容量是8萬個邏輯單元DSP（包含4個18*18乘法器）數(shù)目：12-96PLL數(shù)目：6-12最大可用I/O數(shù)目：358-1158RAM數(shù)目：M512RAM：104-930；M4KRAM：78-768；M-RAM（512K）：0-9Stratix-II比第一代Stratix器件的邏輯利用率平均提高了25%；性能快50%。StratixII器件使用了128位密鑰的高級加密標準（AES）算法對配置的比特流進行加密，密鑰存放在外部配置器件中，可以對QuartusII軟件生成的加密配置文件進行解密，不需要外部電池。1.高密度、高速度、寬頻帶第28頁,共36頁，星期六，2024年，5月2024/8/7292、低成本、低價格第29頁,共36頁，星期六，2024年，5月2024/8/7303、低電壓、低功耗和綠色化Xilinx為用戶提供1.2v,1.5v,1.8v,2.5v，3.3v和5v可編程邏輯系列選擇Altera為用戶提供1.5v,1.8v,2.5v，3.3v和5v可編程邏輯系列選擇第30頁,共36頁，星期六，2024年，5月2024/8/7314、結(jié)構(gòu)化ASIC復雜功能FPGA設(shè)計，考慮通過技術(shù)上的融合在ASIC與FPGA之間尋找一條“中間道路”。LSILogic、NEC、AMISemiconductor、Fujitsu、ChipExpress、Lightspeed、Semiconductor和Altera等都是結(jié)構(gòu)化ASIC技術(shù)的推動者結(jié)構(gòu)化ASIC核心思路具有類似FPGA粗顆粒邏輯單元的門電路陣列派生產(chǎn)品預先在硅片上嵌入必要的功能電路模塊，開發(fā)者只需要對少數(shù)的金屬布線層進行個性化編程以完成設(shè)計，不需要象ASIC設(shè)計那樣設(shè)計芯片所有掩模層需要更少的可由用戶配置的金屬層和通孔層結(jié)構(gòu)化ASIC獨特的開發(fā)方法使得其很難在短期內(nèi)得到更多開發(fā)工具商的支掩模成本的大幅降低0.13μm工藝的每項結(jié)構(gòu)化ASIC設(shè)計的掩模費用大約為10萬美元，而相同工藝條件下ASIC設(shè)計其掩模成本將達到65萬美元。結(jié)構(gòu)化ASIC市場將從2002年的110萬美元增加到2007年的8.48億美元。隨著工藝線寬的減小，結(jié)構(gòu)化ASIC在掩模成本上的經(jīng)濟性將更加明顯第31頁,共36頁，星期六，2024年，5月2024/8/7325、片上可編程系統(tǒng)SOPCSOPC含義是一種特殊的嵌入式微處理器系統(tǒng)它是片上系統(tǒng)（SOC），單個芯片完成整個系統(tǒng)的主要功能它是可編程系統(tǒng)，具有靈活的設(shè)計方式，可裁減、可擴充、可升級，并具備軟硬件在系統(tǒng)可編程的功能SOPC的基本特征嵌入式處理器IPCore為核心（多處理器）具有小容量片內(nèi)高速RAM資源豐富的IPCore資源可供靈活選擇（ASIC）足夠的片上可編程邏輯資源處理器調(diào)試接口和FPGA編程接口共用或并存可能包含部分可編程模擬電路單芯片、低功耗、微封裝SOPC優(yōu)點降低成本，提高系統(tǒng)整體性能縮短設(shè)計迭代周期：FPGA設(shè)計靈活，設(shè)計迭代周期短降低硬件系統(tǒng)設(shè)計風險極大程度提高設(shè)計靈活性，可重構(gòu)、可升級第32頁,共36頁，星期六，2024年，5月2024/8/7336、動態(tài)可重配置DRFPGA（DynamicallyReconfigurableFPGA）靜態(tài)可重配置：在上電以后,將存放在FPGA外部的非易失性存儲器中的配置數(shù)據(jù)一次性加載到FPGA內(nèi)部的配置存儲器SRAM中。在系統(tǒng)運行期間,SRAM中的配置數(shù)據(jù)始終保持不變。當系統(tǒng)再次啟動時,則可以通過加載不同的配置數(shù)據(jù)來改變FPGA的邏輯功能。動態(tài)可重配置：指在系統(tǒng)運行期間,隨時可以通過對FPGA的重新配置來改變其邏輯功能,而且并不影響系統(tǒng)的正常運行。FPGA邏輯功能的改變在時間上保持動態(tài)連續(xù)。能夠動態(tài)地改變數(shù)字邏輯系統(tǒng)的功能。必要性大提高數(shù)字邏輯系統(tǒng)的自適應(yīng)能力