VHDL四路搶答器的設(shè)計2

第頁VHDL四路搶答器的設(shè)計設(shè)計要求：1.搶答器同時供N名選手，(此處假設(shè)4個)分別用4個按鈕S0～S3表示。2.設(shè)置一個系統(tǒng)“開始復(fù)位”開關(guān)S，該開關(guān)由主持人控制（當(dāng)主持人按下該開關(guān)后以前的狀態(tài)復(fù)位并且開始計時搶答）。3．搶答器具有鎖存及顯示功能。即選手按動按鈕，鎖存相應(yīng)的編號，并在LED數(shù)碼管上顯示，同時揚(yáng)聲器發(fā)出報警聲響提示。選手搶答實行優(yōu)先鎖存，優(yōu)先搶答選手的編號一直保持到主持人將系統(tǒng)清除為止。4.搶答器具有定時搶答功能，且一次搶答的時間（0-99S）。當(dāng)主持人啟動“開始復(fù)位”鍵后，定時器進(jìn)行減計時。5.如果定時時間已到，無人搶答，本次搶答無效，系統(tǒng)報警并禁止搶答，定時顯示器上顯示00。一、概述搶答器的邏輯結(jié)構(gòu)主要由搶答鑒別lock模塊、定時模塊、譯碼模塊和報警器模塊組成。在整個搶答器中最關(guān)鍵的是如何實現(xiàn)搶答封鎖，在控制鍵按下的同時計數(shù)器倒計時顯示有效剩余時間。除此之外，整個搶答器還需有一個“復(fù)位開始”信號，以便搶答器能實現(xiàn)清零和開始。搶答器共有3個輸出顯示，選手代號、計數(shù)器的個位和十位，他們輸出全都為BCD碼輸出，這樣便于和顯示譯碼器連接。當(dāng)主持人按下控制鍵、選手按下?lián)尨疰I蜂鳴器短暫響起。方案設(shè)計及論證嘿嘿！將該任務(wù)分成N個模塊進(jìn)行設(shè)計，分別為：搶答器鑒別模塊、搶答器計時模塊、譯碼模塊、報警模塊，最后是綜合。

1.搶答器鑒別模塊：在這個模塊中主要實現(xiàn)搶答過程中的搶答功能，并且能實現(xiàn)當(dāng)有一路搶答按鍵按下時，該路搶答信號將其余個綠搶答封鎖的功能。在這個模塊輸入端有WARN輸入(以時間控制系統(tǒng)的WARN輸出信號為信號源)、一個和“時間控制系統(tǒng)”公用的CLEAR端、4人搶答輸入信號端S0,S1,S2,S3和有一個時鐘信號端CLK，這個時鐘信號是個高頻信號，用以掃描S0，S1，S2，S3是否有信號輸入。輸出端有對應(yīng)于S0，S1，S2，S3編號的4個指示燈LED和4線2進(jìn)制輸出端STATES（用于鎖存當(dāng)前的狀態(tài)），還有一個STOP端用于指示S0,S1,S2,S3按鈕狀態(tài)（控制計時器停止）。在此模塊中高頻時鐘信號一直作用，此時，若主持人按下CLEAR即為開始搶答信號，所有輸出端都自動清零。在有效時間范圍（N秒）內(nèi)只要有人搶答，STOP就有高電平輸出至“時間控制系統(tǒng)”的STOP端以控制倒計時的停止，并且對應(yīng)的LCD指示燈點亮，STATES鎖存輸出到譯碼顯示模塊，用以顯示優(yōu)先搶答人的組號，并鎖定輸入端S以阻止系統(tǒng)響應(yīng)其他搶答者的信號。當(dāng)有效時間到了之后還沒有人搶答，則記時模塊發(fā)出報警信號，同時反饋回來給搶答鑒別模塊，禁止選手在搶答。2.譯碼模塊：將搶答過程中鎖存的BCD碼轉(zhuǎn)換成7段碼用于LED的顯示。3定時器模塊：這個模塊的輸入端有時鐘信號CLK1、系統(tǒng)復(fù)位信號CLEAR和一個STOP輸入信號；輸出端有秒時間狀態(tài)顯示信號高位HIGH和低位LOW，無人搶答時計時中止警報信號WARN。這個模塊中主要實現(xiàn)搶答過程中的計時功能，在搶答開始后進(jìn)行N秒的倒計時，并且在N秒倒計時后無人搶答的情況下顯示超時并輸出信號至WARN報警，或者只要N秒內(nèi)有人搶答，由搶答鑒別模塊輸出的STOP信號控制停止計時，并顯示優(yōu)先搶答者的搶答時刻，輸出一個信號經(jīng)WARN傳至“搶答鑒別系統(tǒng)”，鎖存不再讓選手搶答。4報警模塊：在這個模塊中主要實現(xiàn)搶答過程中的報警功能，當(dāng)主持人按下控制鍵，有限時間內(nèi)（N秒內(nèi)）有人搶答或是倒計時到了之后蜂鳴器開始報警，輸出SOUND有效電平為高.5.在這個模塊中是對前4個模塊的綜合。三．單元電路軟件設(shè)計及仿真1.搶答器鑒別模塊VHDL程序及模塊：在這個模塊中主要實現(xiàn)搶答過程中的搶答功能，并且能實現(xiàn)當(dāng)有一路搶答按鍵按下時，該路搶答信號將其余個綠搶答封鎖的功能。在這個模塊輸入端有WARN輸入(以時間控制系統(tǒng)的WARN輸出信號為信號源)、一個和“時間控制系統(tǒng)”公用的CLEAR端、4人搶答輸入信號端S0,S1,S2,S3和有一個時鐘信號端CLK，這個時鐘信號是個高頻信號，用以掃描S0，S1，S2，S3是否有信號輸入。輸出端有對應(yīng)于S0，S1，S2，S3編號的4個指示燈LED和4線2進(jìn)制輸出端STATES（用于鎖存當(dāng)前的狀態(tài)），還有一個STOP端用于指示S0,S1,S2,S3按鈕狀態(tài)（控制計時器停止）。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYLOCKISPORT(CLK,CLEAR:INSTD_LOGIC;WARN:INSTD_LOGIC;S0,S1,S2,S3:INSTD_LOGIC;STATES:OUTSTD_LOGIC_VECTOR(3DOWNTO0);STOP:OUTSTD_LOGIC;LED:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDLOCK;ARCHITECTUREONEOFLOCKISSIGNALG:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLEAR,CLK,S0,S1,S2,S3)BEGINIFCLEAR='1'THENG<="0000";LED<="0000";STOP<='0';ELSIFCLK'EVENTANDCLK='1'THENIFWARN='0'THENIF(S3='1')ANDNOT(G(0)='1'ORG(1)='1'ORG(2)='1')THENG(3)<='1';LED(3)<='1';ELSIF(S2='1')ANDNOT(G(0)='1'ORG(1)='1'ORG(3)='1')THENG(2)<='1';LED(2)<='1';ELSIF(S1='1')ANDNOT(G(0)='1'ORG(2)='1'ORG(3)='1')THENG(1)<='1';LED(2)<='1';ELSIF(S0='1')ANDNOT(G(1)='1'ORG(2)='1'ORG(3)='1')THENG(0)<='1';LED(3)<='1';ENDIF;STOP<=G(0)ORG(1)ORG(2)ORG(3);ENDIF;ENDIF;CASEGISWHEN"0001"=>STATES<="0001";WHEN"0010"=>STATES<="0010";WHEN"0100"=>STATES<="0011";WHEN"1000"=>STATES<="0100";WHENOTHERS=>STATES<="0000";ENDCASE;ENDPROCESS;ENDARCHITECTUREONE;2.譯碼模塊VHDL程序及模塊：將搶答過程中鎖存的BCD碼轉(zhuǎn)換成7段碼用于LED的顯示。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCODEISPORT(INSTATES:INSTD_LOGIC_VECTOR(3DOWNTO0);QOUT:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDCODE;ARCHITECTURETWOOFCODEISBEGINPROCESS(INSTATES)BEGINCASEINSTATESISWHEN"0000"=>QOUT<="0111111";WHEN"0001"=>QOUT<="0000110";WHEN"0010"=>QOUT<="1011011";WHEN"0011"=>QOUT<="1001111";WHEN"0100"=>QOUT<="1100110";WHEN"0101"=>QOUT<="1101101";WHEN"0110"=>QOUT<="1111101";WHEN"0111"=>QOUT<="0000111";WHEN"1000"=>QOUT<="1111111";WHEN"1001"=>QOUT<="1101111";WHENOTHERS=>QOUT<="0000000";ENDCASE;ENDPROCESS;ENDARCHITECTURETWO;3.定時模塊VHDL程序及模塊：這個模塊的輸入端有時鐘信號CLK、系統(tǒng)復(fù)位信號CLEAR和一個STOP輸入信號；輸出端有秒時間狀態(tài)顯示信號高位HIGH和低位LOW，無人搶答時計時中止警報信號WARN。這個模塊中主要實現(xiàn)搶答過程中的計時功能，在搶答開始后進(jìn)行N秒的倒計時，并且在N秒倒計時后無人搶答的情況下顯示超時并輸出信號至WARN報警，或者只要N秒內(nèi)有人搶答，由搶答鑒別模塊輸出的STOP信號控制停止計時，并顯示優(yōu)先搶答者的搶答時刻，輸出一個信號經(jīng)WARN傳至“搶答鑒別系統(tǒng)”，鎖存不再讓選手搶答。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCOUNTISPORT(CLK,CLEAR,STOP:INSTD_LOGIC;WARN:OUTSTD_LOGIC;HIGH,LOW:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCOUNT;ARCHITECTURETHREEOFCOUNTISSIGNALHS:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALLS:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGINIFCLEAR='1'THENHS<="1001";LS<="1001";WARN<='0';ELSIFCLK'EVENTANDCLK='1'THENLS<=LS-1;IFLS="0000"THENLS<="1001";HS<=HS-1;IFHS="0000"ANDLS="0000"THENWARN<='1';HS<="0000";LS<="0000";IFSTOP='1'THENHS<=HS;LS<=LS;WARN<='1';ENDIF;ENDIF;ENDIF;ENDIF;HIGH<=HS;LOW<=LS;ENDPROCESS;ENDARCHITECTURETHREE;4報警模塊VHDL：在這個模塊中主要實現(xiàn)搶答過程中的報警功能，當(dāng)主持人按下控制鍵，有限時間內(nèi)（N秒內(nèi)）有人搶答或是倒計時到了之后蜂鳴器開始報警，輸出SOUND有效電平為高.LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYALARMISPORT(CLEAR,WARN:INSTD_LOGIC;SOUND:OUTSTD_LOGIC);END;ARCHITECTUREFOUROFALARMISBEGINPROCESS(WARN,CLEAR)BEGINIFCLEAR='1'THENSOUND<='0';ELSIFWARN='1'THENSOUND<='1';ELSESOUND<='0';ENDIF;ENDPROCESS;END;設(shè)計電路的仿真波形圖1搶答鑒別模塊仿真圖：2．譯碼模塊仿真圖：

3記時模塊仿真圖：部分仿真圖（1）：部分仿真圖（2）：4報警模塊仿真圖：五主電路連線圖：主電路仿真圖：六、心得及體會經(jīng)過三個星期的EDA課程設(shè)計，通過不懈努力，成功地設(shè)計出了數(shù)字式四路競賽搶答器?；厥走@幾周，雖然因為初次涉及EDA技術(shù)及MAX_PLUSⅡ軟件，對相關(guān)知識知之甚少，我們也遇到了很多困難，但是我們在這次實習(xí)的過程中都受益匪淺，收獲頗豐，甚為欣慰。在這次課程設(shè)計的前期，我們先系統(tǒng)地學(xué)習(xí)了EDA概論，VHDL描述語言和設(shè)計應(yīng)用方面的基礎(chǔ)知識，使得能夠較熟練地使用MAX_PLUSⅡ軟件進(jìn)行設(shè)計開發(fā)，用原理圖輸入及VHDL語言等設(shè)計輸入并編譯仿真，同時我們對以往學(xué)過的理論知識有了更加透徹的理解。我們的課題為數(shù)字式四路競賽搶答器，根據(jù)電路的特點，我們采用層次化結(jié)構(gòu)化設(shè)計，將此項設(shè)計任務(wù)分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口，然后再將各模塊合起來調(diào)試。在設(shè)計的過程中，遇到問題我們先獨(dú)立思考，查找資料。到自己不能解決的時候就和其他組研究討論，向指導(dǎo)老師請教。這樣既提高了我們獨(dú)立發(fā)現(xiàn)問題、分析問題、解決問題的能力，又很好地培養(yǎng)了交流合作的精神。但是最后的成品卻不一定及仿真時完全一樣，因為，再實際接線中有著各種各樣的條件制約著。而且，在