數(shù)字邏輯電路全套電子整本書電子教案教學教程整套課件

數(shù)字邏輯電路第1章數(shù)制與編碼學習要點了解數(shù)字電路的特點及分類。了解數(shù)制與編碼的概念以及各種數(shù)制之間的轉(zhuǎn)換。了解編碼的概念以及8421碼等幾種常用的編碼。第1章數(shù)制與編碼1.1概述1.2數(shù)制1.3編碼退出1.1概述1.1.1數(shù)字信號與數(shù)字電路模擬信號：在時間上和數(shù)值上連續(xù)的信號。數(shù)字信號：在時間上和數(shù)值上不連續(xù)的（即離散的）信號。uu模擬信號波形數(shù)字信號波形tt對模擬信號進行傳輸、處理的電子線路稱為模擬電路。對數(shù)字信號進行傳輸、處理的電子線路稱為數(shù)字電路。1.1.2數(shù)字電路的的特點與分類（1）工作信號是二進制的數(shù)字信號，在時間上和數(shù)值上是離散的（不連續(xù)），反映在電路上就是低電平和高電平兩種狀態(tài)（即0和1兩個邏輯值）。（2）在數(shù)字電路中，研究的主要問題是電路的邏輯功能，即輸入信號的狀態(tài)和輸出信號的狀態(tài)之間的關(guān)系。（3）對組成數(shù)字電路的元器件的精度要求不高，只要在工作時能夠可靠地區(qū)分0和1兩種狀態(tài)即可。1、數(shù)字電路的特點2、數(shù)字電路的分類（2）按所用器件制作工藝的不同：數(shù)字電路可分為雙極型（TTL型）和單極型（MOS型）兩類。（3）按照電路的結(jié)構(gòu)和工作原理的不同：數(shù)字電路可分為組合邏輯電路和時序邏輯電路兩類。組合邏輯電路沒有記憶功能，其輸出信號只與當時的輸入信號有關(guān)，而與電路以前的狀態(tài)無關(guān)。時序邏輯電路具有記憶功能，其輸出信號不僅和當時的輸入信號有關(guān)，而且與電路以前的狀態(tài)有關(guān)。（1）按集成度分類：數(shù)字電路可分為小規(guī)模（SSI，每片數(shù)十器件）、中規(guī)模（MSI，每片數(shù)百器件）、大規(guī)模（LSI，每片數(shù)千器件）和超大規(guī)模（VLSI，每片器件數(shù)目大于1萬）數(shù)字集成電路。集成電路從應(yīng)用的角度又可分為通用型和專用型兩大類型。1.2數(shù)制（1）進位制：表示數(shù)時，僅用一位數(shù)碼往往不夠用，必須用進位計數(shù)的方法組成多位數(shù)碼。多位數(shù)碼每一位的構(gòu)成以及從低位到高位的進位規(guī)則稱為進位計數(shù)制，簡稱進位制。1.2.1數(shù)制（2）基數(shù)：進位制的基數(shù)，就是在該進位制中可能用到的數(shù)碼個數(shù)。（3）位權(quán)（位的權(quán)數(shù)）：在某一進位制的數(shù)中，每一位的大小都對應(yīng)著該位上的數(shù)碼乘上一個固定的數(shù)，這個固定的數(shù)就是這一位的權(quán)數(shù)。權(quán)數(shù)是一個冪。數(shù)碼為：0～9；基數(shù)是10。運算規(guī)律：逢十進一，即：9＋1＝10。十進制數(shù)的權(quán)展開式：1、十進制５５５５５×１０３＝５０００５×１０２＝５００５×１０１＝５０５×１００＝５＝５５５５103、102、101、100稱為十進制的權(quán)。各數(shù)位的權(quán)是10的冪。同樣的數(shù)碼在不同的數(shù)位上代表的數(shù)值不同。＋任意一個十進制數(shù)都可以表示為各個數(shù)位上的數(shù)碼與其對應(yīng)的權(quán)的乘積之和，稱權(quán)展開式。即：(5555)10＝5×103

＋5×102＋5×101＋5×100又如：(209.04)10＝2×102

＋0×101＋9×100＋0×10－1＋4×10－22、二進制數(shù)碼為：0、1；基數(shù)是2。運算規(guī)律：逢二進一，即：1＋1＝10。二進制數(shù)的權(quán)展開式：如：(101.01)2＝1×22

＋0×21＋1×20＋0×2－1＋1×2－2

＝(5.25)10加法規(guī)則：0+0=0，0+1=1，1+0=1，1+1=10乘法規(guī)則：0.0=0，0.1=0，1.0=0，1.1=1運算規(guī)則各數(shù)位的權(quán)是２的冪二進制數(shù)只有0和1兩個數(shù)碼，它的每一位都可以用電子元件來實現(xiàn)，且運算規(guī)則簡單，相應(yīng)的運算電路也容易實現(xiàn)。數(shù)碼為：0～7；基數(shù)是8。運算規(guī)律：逢八進一，即：7＋1＝10。八進制數(shù)的權(quán)展開式：如：(207.04)10＝2×82

＋0×81＋7×80＋0×8－1＋4×8－2＝(135.0625)103、八進制4、十六進制數(shù)碼為：0～9、A～F；基數(shù)是16。運算規(guī)律：逢十六進一，即：F＋1＝10。十六進制數(shù)的權(quán)展開式：如：(D8.A)16＝13×161

＋8×160＋10×16－1＝(216.625)10各數(shù)位的權(quán)是8的冪各數(shù)位的權(quán)是16的冪結(jié)論①一般地，N進制需要用到N個數(shù)碼，基數(shù)是N；運算規(guī)律為逢N進一。②如果一個N進制數(shù)M包含ｎ位整數(shù)和ｍ位小數(shù)，即(an-1an-2…a1a0·a－1a－2…a－m)2則該數(shù)的權(quán)展開式為：(M)2

＝an-1×Nn-1

＋

an-2×Nn-2

＋…＋a1×N1＋

a0

×N0＋a－1×N-1＋a－2×N-2＋…＋a－m×N-m③由權(quán)展開式很容易將一個N進制數(shù)轉(zhuǎn)換為十進制數(shù)。1.2.2數(shù)制轉(zhuǎn)換（1）二進制數(shù)轉(zhuǎn)換為八進制數(shù)：將二進制數(shù)由小數(shù)點開始，整數(shù)部分向左，小數(shù)部分向右，每3位分成一組，不夠3位補零，則每組二進制數(shù)便是一位八進制數(shù)。將N進制數(shù)按權(quán)展開，即可以轉(zhuǎn)換為十進制數(shù)。1、二進制數(shù)與八進制數(shù)的相互轉(zhuǎn)換1101010.01000＝(152.2)8（2）八進制數(shù)轉(zhuǎn)換為二進制數(shù)：將每位八進制數(shù)用3位二進制數(shù)表示。 =011111100.010110(374.26)82、二進制數(shù)與十六進制數(shù)的相互轉(zhuǎn)換111010100.0110000＝(1D4.6)16=101011110100.01110110(AF4.76)16

二進制數(shù)與十六進制數(shù)的相互轉(zhuǎn)換，按照每4位二進制數(shù)對應(yīng)于一位十六進制數(shù)進行轉(zhuǎn)換。3、十進制數(shù)轉(zhuǎn)換為二進制數(shù)采用的方法—基數(shù)連除、連乘法原理：將整數(shù)部分和小數(shù)部分分別進行轉(zhuǎn)換。整數(shù)部分采用基數(shù)連除法，小數(shù)部分采用基數(shù)連乘法。轉(zhuǎn)換后再合并。整數(shù)部分采用基數(shù)連除法，先得到的余數(shù)為低位，后得到的余數(shù)為高位。小數(shù)部分采用基數(shù)連乘法，先得到的整數(shù)為高位，后得到的整數(shù)為低位。所以：(44.375)10＝(101100.011)2采用基數(shù)連除、連乘法，可將十進制數(shù)轉(zhuǎn)換為任意的N進制數(shù)。1.3編碼

用一定位數(shù)的二進制數(shù)來表示十進制數(shù)碼、字母、符號等信息稱為編碼。

用以表示十進制數(shù)碼、字母、符號等信息的一定位數(shù)的二進制數(shù)稱為代碼。1.3.1二-十進制編碼

數(shù)字系統(tǒng)只能識別0和1，怎樣才能表示更多的數(shù)碼、符號、字母呢？用編碼可以解決此問題。

二-十進制代碼：用4位二進制數(shù)b3b2b1b0來表示十進制數(shù)中的0~9十個數(shù)碼。簡稱BCD碼。2421碼的權(quán)值依次為2、4、2、1；余3碼由8421碼加0011得到；格雷碼是一種循環(huán)碼，其特點是任何相鄰的兩個碼字，僅有一位代碼不同，其它位相同。

用四位自然二進制碼中的前十個碼字來表示十進制數(shù)碼，因各位的權(quán)值依次為8、4、2、1，故稱8421BCD碼。1.3.2可靠性編碼1．格雷碼格雷碼的特點：從一個代碼變?yōu)橄噜彽牧硪粋€代碼時只有一位發(fā)生變化。2．奇偶校驗碼奇偶校驗碼分為奇校驗碼和偶校驗碼兩種。校驗位的編碼規(guī)則是：對于奇校驗碼，若信息位中有偶數(shù)個1，則校驗位為1；對于偶校驗碼，若信息位中有奇數(shù)個1，則校驗位為1。1.3.3ASCII碼ASCII碼是美國信息交換標準代碼，是一種8位二進制代碼，b7~b1這7位二進制代碼表示信息對象，b0為奇偶校驗碼。數(shù)字邏輯電路第2章邏輯代數(shù)學習要點掌握邏輯代數(shù)的基本運算法則、基本公式、基本定理和化簡方法。了解不同類型邏輯表達式的相互轉(zhuǎn)換以及最簡與或表達式。能夠熟練地運用真值表、邏輯表達式、卡諾圖、波形圖和邏輯圖表示邏輯函數(shù)。第2章邏輯代數(shù)2.1邏輯代數(shù)的基本概念2.2邏輯代數(shù)的公式、定理和規(guī)則2.3邏輯函數(shù)的化簡2.4邏輯函數(shù)的表示方法及其相互轉(zhuǎn)換退出2.1

邏輯代數(shù)的基本概念事物往往存在兩種對立的狀態(tài)，在邏輯代數(shù)中可以抽象地表示為0和1，稱為邏輯0狀態(tài)和邏輯1狀態(tài)。邏輯代數(shù)是按一定的邏輯關(guān)系進行運算的代數(shù)，是分析和設(shè)計數(shù)字電路的數(shù)學工具。在邏輯代數(shù)，只有０和１兩種邏輯值，有與、或、非三種基本邏輯運算，還有與或、與非、與或非、異或幾種導出邏輯運算。

邏輯代數(shù)中的變量稱為邏輯變量，用大寫字母表示。邏輯變量的取值只有兩種，即邏輯0和邏輯1，0和1稱為邏輯常量，并不表示數(shù)量的大小，而是表示兩種對立的邏輯狀態(tài)。邏輯是指事物的因果關(guān)系，或者說條件和結(jié)果的關(guān)系，這些因果關(guān)系可以用邏輯運算來表示，也就是用邏輯代數(shù)來描述。2.1.1基本邏輯運算1、與運算與邏輯的定義：僅當決定事件（Y）發(fā)生的所有條件（A，B，C，…）均滿足時，事件（Y）才能發(fā)生。表達式為：開關(guān)A，B串聯(lián)控制燈泡YＹ＝ＡＢＣ…兩個開關(guān)必須同時接通，燈才亮。邏輯表達式為：Ｙ＝ＡＢA、B都斷開，燈不亮。A斷開、B接通，燈不亮。A接通、B斷開，燈不亮。A、B都接通，燈亮。這種把所有可能的條件組合及其對應(yīng)結(jié)果一一列出來的表格叫做真值表。將開關(guān)接通記作1，斷開記作0；燈亮記作1，燈滅記作0。可以作出如下表格來描述與邏輯關(guān)系：功能表實現(xiàn)與邏輯的電路稱為與門。與門的邏輯符號：Ｙ＝ＡＢ真值表邏輯符號2、或運算或邏輯的定義：當決定事件（Y）發(fā)生的各種條件（A，B，C，…)中，只要有一個或多個條件具備，事件（Y）就發(fā)生。表達式為：開關(guān)A，B并聯(lián)控制燈泡YＹ＝Ａ＋Ｂ＋Ｃ＋…兩個開關(guān)只要有一個接通，燈就會亮。邏輯表達式為：Ｙ＝Ａ+ＢA、B都斷開，燈不亮。A斷開、B接通，燈亮。A接通、B斷開，燈亮。A、B都接通，燈亮。實現(xiàn)或邏輯的電路稱為或門。或門的邏輯符號：Y=A+B真值表功能表邏輯符號3、非運算非邏輯指的是邏輯的否定。當決定事件（Y）發(fā)生的條件（A）滿足時，事件不發(fā)生；條件不滿足，事件反而發(fā)生。表達式為：Ｙ＝Ａ開關(guān)A控制燈泡Y實現(xiàn)非邏輯的電路稱為非門。非門的邏輯符號：Y=AA斷開，燈亮。A接通，燈滅。真值表功能表邏輯符號（1）與非運算：邏輯表達式為：（2）或非運算：邏輯表達式為：2.1.2復(fù)合邏輯運算（3）異或運算：邏輯表達式為：（4）與或非運算：邏輯表達式為：（1）邏輯表達式：由邏輯變量和與、或、非3種運算符連接起來所構(gòu)成的式子。在邏輯表達式中，等式右邊的字母A、B、C、D等稱為輸入邏輯變量，等式左邊的字母Y稱為輸出邏輯變量，字母上面沒有非運算符的叫做原變量，有非運算符的叫做反變量。（2）邏輯函數(shù)：如果對應(yīng)于輸入邏輯變量A、B、C、…的每一組確定值，輸出邏輯變量Y就有唯一確定的值，則稱Y是A、B、C、…的邏輯函數(shù)。記為

注意：與普通代數(shù)不同的是，在邏輯代數(shù)中，不管是變量還是函數(shù)，其取值都只能是0或1，并且這里的0和1只表示兩種不同的狀態(tài)，沒有數(shù)量的含義。2.1.3邏輯函數(shù)及其相等概念（3）邏輯函數(shù)相等的概念：設(shè)有兩個邏輯函數(shù)它們的變量都是A、B、C、…，如果對應(yīng)于變量A、B、C、…的任何一組變量取值，Y1和Y2的值都相同，則稱Y1和Y2是相等的，記為Y1=Y2。若兩個邏輯函數(shù)相等，則它們的真值表一定相同；反之，若兩個函數(shù)的真值表完全相同，則這兩個函數(shù)一定相等。因此，要證明兩個邏輯函數(shù)是否相等，只要分別列出它們的真值表，看看它們的真值表是否相同即可。證明等式：2.2邏輯代數(shù)的公式、定理和規(guī)則2.2.1邏輯代數(shù)的公式和定理（1）常量之間的關(guān)系（2）基本公式分別令A(yù)=0及A=1代入這些公式，即可證明它們的正確性。（3）基本定理利用真值表很容易證明這些公式的正確性。如證明A·B=B·A：(A+B)(A+C)=AA+AB+AC+BC分配率A(B+C)=AB+AC=A+AB+AC+BC等冪率AA=A=A(1+B+C)+BC分配率A(B+C)=AB+AC=A+BC0-1率A+1=1證明分配率：A+BA=(A+B)(A+C)證明：（4）常用公式分配率A+BC=(A+B)(A+C)互補率A+A=10-1率A·1=1互補率A+A=1分配率A(B+C)=AB+AC0-1率A+1=1例如，已知等式，用函數(shù)Y=AC代替等式中的A，根據(jù)代入規(guī)則，等式仍然成立，即有：（1）代入規(guī)則：任何一個含有變量A的等式，如果將所有出現(xiàn)A的位置都用同一個邏輯函數(shù)代替，則等式仍然成立。這個規(guī)則稱為代入規(guī)則。2.2.2邏輯代數(shù)運算的基本規(guī)則（2）反演規(guī)則：對于任何一個邏輯表達式Y(jié)，如果將表達式中的所有“·”換成“＋”，“＋”換成“·”，“0”換成“1”，“1”換成“0”，原變量換成反變量，反變量換成原變量，那么所得到的表達式就是函數(shù)Y的反函數(shù)Y（或稱補函數(shù)）。這個規(guī)則稱為反演規(guī)則。例如：（3）對偶規(guī)則：對于任何一個邏輯表達式Y(jié)，如果將表達式中的所有“·”換成“＋”，“＋”換成“·”，“0”換成“1”，“1”換成“0”，而變量保持不變，則可得到的一個新的函數(shù)表達式Y(jié)＇，Y＇稱為函數(shù)Y的對偶函數(shù)。這個規(guī)則稱為對偶規(guī)則。例如：

對偶規(guī)則的意義在于：如果兩個函數(shù)相等，則它們的對偶函數(shù)也相等。利用對偶規(guī)則,可以使要證明及要記憶的公式數(shù)目減少一半。例如：

注意：在運用反演規(guī)則和對偶規(guī)則時，必須按照邏輯運算的優(yōu)先順序進行：先算括號，接著與運算，然后或運算，最后非運算，否則容易出錯。2.2.3邏輯函數(shù)的表達式一個邏輯函數(shù)的表達式可以有與或表達式、或與表達式、與非-與非表達式、或非-或非表達式、與或非表達式5種表示形式。一種形式的函數(shù)表達式相應(yīng)于一種邏輯電路。盡管一個邏輯函數(shù)表達式的各種表示形式不同，但邏輯功能是相同的。1、邏輯函數(shù)的最小項及其性質(zhì)（1）最小項：如果一個函數(shù)的某個乘積項包含了函數(shù)的全部變量，其中每個變量都以原變量或反變量的形式出現(xiàn)，且僅出現(xiàn)一次，則這個乘積項稱為該函數(shù)的一個標準積項，通常稱為最小項。

3個變量A、B、C可組成8個最小項：（2）最小項的表示方法：通常用符號mi來表示最小項。下標i的確定：把最小項中的原變量記為1，反變量記為0，當變量順序確定后，可以按順序排列成一個二進制數(shù)，則與這個二進制數(shù)相對應(yīng)的十進制數(shù)，就是這個最小項的下標i。

3個變量A、B、C的8個最小項可以分別表示為：（3）最小項的性質(zhì)：①任意一個最小項，只有一組變量取值使其值為1。③全部最小項的和必為1。ABCABC②任意兩個不同的最小項的乘積必為0。2、邏輯函數(shù)的最小項表達式任何一個邏輯函數(shù)都可以表示成唯一的一組最小項之和，稱為標準與或表達式，也稱為最小項表達式對于不是最小項表達式的與或表達式，可利用公式A＋A＝1和A(B+C)＝AB＋BC來配項展開成最小項表達式。如果列出了函數(shù)的真值表，則只要將函數(shù)值為1的那些最小項相加，便是函數(shù)的最小項表達式。m1＝ABCm5＝ABCm3＝ABCm1＝ABC將真值表中函數(shù)值為0的那些最小項相加，便可得到反函數(shù)的最小項表達式。2.3邏輯函數(shù)的化簡邏輯函數(shù)化簡的意義：邏輯表達式越簡單，實現(xiàn)它的電路越簡單，電路工作越穩(wěn)定可靠。2.3.1邏輯函數(shù)的最簡表達式1、最簡與或表達式乘積項最少、并且每個乘積項中的變量也最少的與或表達式。最簡與或表達式2、最簡與非與非表達式非號最少、并且每個非號下面乘積項中的變量也最少的與非-與非表達式。①在最簡與或表達式的基礎(chǔ)上兩次取反②用摩根定律去掉下面的非號3、最簡或與表達式括號最少、并且每個括號內(nèi)相加的變量也最少的或與表達式。①求出反函數(shù)的最簡與或表達式②利用反演規(guī)則寫出函數(shù)的最簡或與表達式4、最簡或非或非表達式非號最少、并且每個非號下面相加的變量也最少的或非-或非表達式。①求最簡或與表達式②兩次取反５、最簡與或非表達式非號下面相加的乘積項最少、并且每個乘積項中相乘的變量也最少的與或非表達式。①求最簡或非-或非表達式③用摩根定律去掉下面的非號②用摩根定律去掉大非號下面的非號2.3.2邏輯函數(shù)的公式化簡法1、并項法邏輯函數(shù)的公式化簡法就是運用邏輯代數(shù)的基本公式、定理和規(guī)則來化簡邏輯函數(shù)。利用公式Ａ＋Ａ＝1，將兩項合并為一項，并消去一個變量。

若兩個乘積項中分別包含同一個因子的原變量和反變量，而其他因子都相同時，則這兩項可以合并成一項，并消去互為反變量的因子。運用摩根定律運用分配律運用分配律2、吸收法

如果乘積項是另外一個乘積項的因子，則這另外一個乘積項是多余的。運用摩根定律（１）利用公式Ａ＋ＡＢ＝Ａ，消去多余的項。（２）利用公式Ａ＋ＡＢ＝Ａ＋Ｂ，消去多余的變量。

如果一個乘積項的反是另一個乘積項的因子，則這個因子是多余的。３、配項法（１）利用公式Ａ＝Ａ（Ｂ＋Ｂ），為某一項配上其所缺的變量，以便用其它方法進行化簡。（２）利用公式Ａ＋Ａ＝Ａ，為某項配上其所能合并的項。４、消去冗余項法利用冗余律ＡＢ＋ＡＣ＋ＢＣ＝ＡＢ＋ＡＣ，將冗余項ＢＣ消去。例：化簡函數(shù)解：①先求出Y的對偶函數(shù)Y＇，并對其進行化簡。②求Y＇的對偶函數(shù)，便得Ｙ的最簡或與表達式。2.3.3邏輯函數(shù)的圖形化簡法1、卡諾圖的構(gòu)成邏輯函數(shù)的圖形化簡法是將邏輯函數(shù)用卡諾圖來表示，利用卡諾圖來化簡邏輯函數(shù)。將邏輯函數(shù)真值表中的最小項重新排列成矩陣形式，并且使矩陣的橫方向和縱方向的邏輯變量的取值按照格雷碼的順序排列，這樣構(gòu)成的圖形就是卡諾圖?？ㄖZ圖的特點是任意兩個相鄰的最小項在圖中也是相鄰的。（相鄰項是指兩個最小項只有一個因子互為反變量，其余因子均相同，又稱為邏輯相鄰項）。每個2變量的最小項有兩個最小項與它相鄰每個3變量的最小項有3個最小項與它相鄰每個4變量的最小項有4個最小項與它相鄰最左列的最小項與最右列的相應(yīng)最小項也是相鄰的最上面一行的最小項與最下面一行的相應(yīng)最小項也是相鄰的兩個相鄰最小項可以合并消去一個變量邏輯函數(shù)化簡的實質(zhì)就是相鄰最小項的合并2、邏輯函數(shù)在卡諾圖中的表示（1）邏輯函數(shù)是以真值表或者以最小項表達式給出：在卡諾圖上那些與給定邏輯函數(shù)的最小項相對應(yīng)的方格內(nèi)填入1，其余的方格內(nèi)填入0。m1m3m4m7m6m11m15m14（2）邏輯函數(shù)以一般的邏輯表達式給出：先將函數(shù)變換為與或表達式（不必變換為最小項之和的形式），然后在卡諾圖上與每一個乘積項所包含的那些最小項（該乘積項就是這些最小項的公因子）相對應(yīng)的方格內(nèi)填入1，其余的方格內(nèi)填入0。變換為與或表達式ＡＤ的公因子ＢＣ的公因子

說明：如果求得了函數(shù)Ｙ的反函數(shù)Ｙ，則對Ｙ中所包含的各個最小項，在卡諾圖相應(yīng)方格內(nèi)填入0，其余方格內(nèi)填入1。3、卡諾圖的性質(zhì)（1）任何兩個（21個）標1的相鄰最小項，可以合并為一項，并消去一個變量（消去互為反變量的因子，保留公因子）。（2）任何4個（22個）標1的相鄰最小項，可以合并為一項，并消去2個變量。ＢＤＢＤＢＤＢＤ（3）任何8個（23個）標1的相鄰最小項，可以合并為一項，并消去3個變量。ＤＢ

小結(jié)：相鄰最小項的數(shù)目必須為個才能合并為一項，并消去一個變量。包含的最小項數(shù)目越多，即由這些最小項所形成的圈越大，消去的變量也就越多，從而所得到的邏輯表達式就越簡單。這就是利用卡諾圖化簡邏輯函數(shù)的基本原理。２ｉ4、圖形法化簡的基本步驟邏輯表達式或真值表卡諾圖11合并最小項①圈越大越好，但每個圈中標１的方格數(shù)目必須為個。②同一個方格可同時畫在幾個圈內(nèi)，但每個圈都要有新的方格，否則它就是多余的。③不能漏掉任何一個標１的方格。最簡與或表達式ＢＤＣＤＡＣＤ冗余項2233將代表每個圈的乘積項相加兩點說明：①在有些情況下，最小項的圈法不只一種，得到的各個乘積項組成的與或表達式各不相同，哪個是最簡的，要經(jīng)過比較、檢查才能確定。ＡＣＤ＋ＢＣＤ＋ＡＢＣ＋ＡＤ不是最簡ＢＣＤ＋ＡＢＣ＋ＡＤ最簡②在有些情況下，不同圈法得到的與或表達式都是最簡形式。即一個函數(shù)的最簡與或表達式不是唯一的。ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ2.3.4含隨意項的邏輯函數(shù)的化簡隨意項：函數(shù)可以隨意取值（可以為0，也可以為1）或不會出現(xiàn)的變量取值所對應(yīng)的最小項稱為隨意項，也叫做約束項或無關(guān)項。1、含隨意項的邏輯函數(shù)例如：判斷一位十進制數(shù)是否為偶數(shù)。不會出現(xiàn)不會出現(xiàn)不會出現(xiàn)不會出現(xiàn)不會出現(xiàn)不會出現(xiàn)

說明×111100111×111010110×110100101×110010100×101100011×10101001001001000011100010000YABCDYABCD輸入變量A，B，C，D取值為0000～1001時，邏輯函數(shù)Y有確定的值，根據(jù)題意，偶數(shù)時為1，奇數(shù)時為0。

A，B，C，D取值為1010～1111的情況不會出現(xiàn)或不允許出現(xiàn)，對應(yīng)的最小項屬于隨意項。用符號“φ”、“×”或“d”表示。隨意項之和構(gòu)成的邏輯表達式叫做隨意條件或約束條件，用一個值恒為0的條件等式表示。含有隨意條件的邏輯函數(shù)可以表示成如下形式：2、含隨意項的邏輯函數(shù)的化簡在邏輯函數(shù)的化簡中，充分利用隨意項可以得到更加簡單的邏輯表達式，因而其相應(yīng)的邏輯電路也更簡單。在化簡過程中，隨意項的取值可視具體情況取0或取1。具體地講，如果隨意項對化簡有利，則取1；如果隨意項對化簡不利，則取0。不利用隨意項的化簡結(jié)果為：利用隨意項的化簡結(jié)果為：3、變量互相排斥的邏輯函數(shù)的化簡在一組變量中，如果只要有一個變量取值為1，則其它變量的值就一定為0，具有這種制約關(guān)系的變量叫做互相排斥的變量。變量互相排斥的邏輯函數(shù)也是一種含有隨意項的邏輯函數(shù)。簡化真值表2.4邏輯函數(shù)的表示方法及其相互轉(zhuǎn)換2.4.1邏輯函數(shù)的表示方法1、真值表真值表：是由變量的所有可能取值組合及其對應(yīng)的函數(shù)值所構(gòu)成的表格。真值表列寫方法：每一個變量均有0、1兩種取值，n個變量共有2i種不同的取值，將這2i種不同的取值按順序（一般按二進制遞增規(guī)律）排列起來，同時在相應(yīng)位置上填入函數(shù)的值，便可得到邏輯函數(shù)的真值表。例如：當A=B=1、或則B=C=1時，函數(shù)Y=1；否則Y=0。2、邏輯表達式邏輯表達式：是由邏輯變量和與、或、非3種運算符連接起來所構(gòu)成的式子。函數(shù)的標準與或表達式的列寫方法：將函數(shù)的真值表中那些使函數(shù)值為1的最小項相加，便得到函數(shù)的標準與或表達式。3、卡諾圖卡諾圖：是由表示變量的所有可能取值組合的小方格所構(gòu)成的圖形。邏輯函數(shù)卡諾圖的填寫方法：在那些使函數(shù)值為1的變量取值組合所對應(yīng)的小方格內(nèi)填入1，其余的方格內(nèi)填入0，便得到該函數(shù)的卡諾圖。4、邏輯圖邏輯圖：是由表示邏輯運算的邏輯符號所構(gòu)成的圖形。Ｙ＝ＡＢ＋ＢＣＡＢＢＣ５、波形圖波形圖：是由輸入變量的所有可能取值組合的高、低電平及其對應(yīng)的輸出函數(shù)值的高、低電平所構(gòu)成的圖形。Ｙ＝ＡＢ＋ＢＣＡＢＣＹ００００００１００１０００１１１１０００１０１０１１０１１１１１００００Ｙ2.4.2邏輯函數(shù)表示方法之間的轉(zhuǎn)換1、由真值表到邏輯圖的轉(zhuǎn)換真值表邏輯表達式或卡諾圖11最簡與或表達式化簡2

或2&畫邏輯圖3&&≥1ABCA最簡與或表達式&CBBAACABACYACBBAACY&&&ABCABAC若用與非門實現(xiàn)，將最簡與或表達式變換乘最簡與非-與非表達式32、由邏輯圖到真值表的轉(zhuǎn)換邏輯圖邏輯表達式11最簡與或表達式化簡2&A≥1CBBAACY≥1≥12從輸入到輸出逐級寫出最簡與或表達式3真值表3數(shù)字邏輯電路第3章門電路學習要點掌握各種TTL門電路和CMOS門電路的邏輯功能。理解TTL門電路的主要參數(shù)及TTL電路與CMOS電路的主要差異。了解二極管、雙極型晶體管和MOS管的開關(guān)特性，了解門電路的使用常識，集電極開路門、三態(tài)門、傳輸門等電路及功能。第3章門電路3.1半導體元件的開關(guān)特性3.2分立元件門電路3.3TTL集成門電路3.4CMOS集成門電路3.5集成門電路的使用退出3.1半導體元件的開關(guān)特性獲得高、低電平的基本方法：利用半導體開關(guān)元件的導通、截止（即開、關(guān)）兩種工作狀態(tài)。邏輯0和1：電子電路中用高、低電平來表示。3.1.1二極管的開關(guān)特性邏輯門電路：用以實現(xiàn)基本和常用邏輯運算的電子電路。簡稱門電路?；竞统Ｓ瞄T電路有與門、或門、非門（反相器）、與非門、或非門、與或非門和異或門等。二極管符號：正極負極＋uD－uououi＝0V時，二極管截止，如同開關(guān)斷開，uo＝0V。ui＝5V時，二極管導通，如同0.7V的電壓源，uo＝4.3V。二極管的反向恢復(fù)時間限制了二極管的開關(guān)速度。Ui<0.5V時，二極管截止，iD=0。Ui>0.5V時，二極管導通。3.1.2晶體管的開關(guān)特性＋－RbRc+VCCbce＋－截止狀態(tài)飽和狀態(tài)iB≥IBSui=UIL<0.5Vuo=+VCCui=UIHuo=0.3V＋－RbRc+VCCbce＋－＋＋－－0.7V0.3V飽和區(qū)截止區(qū)放大區(qū)②ui=0.3V時，因為uBE<0.5V，iB=0，三極管工作在截止狀態(tài)，ic=0。因為ic=0，所以輸出電壓：①ui=1V時，三極管導通，基極電流：因為0<iB<IBS，三極管工作在放大狀態(tài)。iC=βiB=50×0.03=1.5mA，輸出電壓：三極管臨界飽和時的基極電流：uo=uCE=UCC-iCRc=5-1.5×1=3.5Vuo=VCC=5V③ui＝3V時，三極管導通，基極電流：而因為iB>IBS，三極管工作在飽和狀態(tài)。輸出電壓：uo＝UCES＝0.3V工作原理電路轉(zhuǎn)移特性曲線輸出特性曲線uiuiGDSRD+VDDGDSRD+VDDGDSRD+VDD截止狀態(tài)ui<UTuo=+VDD導通狀態(tài)ui>UTuo≈03.1.3場效應(yīng)管的開關(guān)特性3.2分立元件門電路3.2.1二極管與門Y=ABY=A+B3.2.2二極管或門①uA＝0V時，三極管截止，iB＝0，iC＝0，輸出電壓uY＝VCC＝5V②uA＝5V時，三極管導通。基極電流為：iB＞IBS，三極管工作在飽和狀態(tài)。輸出電壓uY＝UCES＝0.3V。三極管臨界飽和時的基極電流為：3.2.3晶體管非門①當uA＝0V時，由于uGS＝uA＝0V，小于開啟電壓UT，所以MOS管截止。輸出電壓為uY＝VDD＝10V。②當uA＝10V時，由于uGS＝uA＝10V，大于開啟電壓UT，所以MOS管導通，且工作在可變電阻區(qū)，導通電阻很小，只有幾百歐姆。輸出電壓為uY≈0V。3.2.4復(fù)合門電路1、DTL與非門由與門和非門連接而成2、DTL或非門由或門和非門連接而成3.3TTL集成門電路3.3.1TTL與非門①輸入信號不全為1：如uA=0.3V，uB=3.6V3.6V0.3V1V則uB1=0.3+0.7=1V，T2、T5截止，T3、T4導通忽略iB3，輸出端的電位為：輸出Y為高電平。uY≈5―0.7―0.7＝3.6V3.6V3.6V②輸入信號全為1：如uA=uB=3.6V2.1V則uB1=2.1V，T2、T5導通，T3、T4截止輸出端的電位為：uY=UCES＝0.3V輸出Y為低電平。功能表真值表邏輯表達式輸入有低，輸出為高；輸入全高，輸出為低。74LS00內(nèi)含4個2輸入與非門，74LS20內(nèi)含2個4輸入與非門。①A=0時，T2、T5截止，T3、T4導通，Y=1。②A=1時，T2、T5導通，T3、T4截止，Y=0。TTL非門3.3.2其他功能的TTL門電路①A、B中只要有一個為1，即高電平，如A＝1，則iB1就會經(jīng)過T1集電結(jié)流入T2基極，使T2、T5飽和導通，輸出為低電平，即Y＝0。②A＝B＝0時，iB1、i'B1均分別流入T1、T'1發(fā)射極，使T2、T'2、T5均截止，T3、T4導通，輸出為高電平，即Y＝1。TTL或非門①A和B都為高電平（T2導通）、或C和D都為高電平（T‘2導通）時，T5飽和導通、T4截止，輸出Y=0。②A和B不全為高電平、并且C和D也不全為高電平（T2和T‘2同時截止）時，T5截止、T4飽和導通，輸出Y=1。TTL與或非門與門Y=AB=AB或門Y=A+B=A+B異或門問題的提出：為解決一般TTL與非門不能線與而設(shè)計的。①A、B不全為1時，uB1=1V，T2、T3截止，Y=1。接入外接電阻R后：②A、B全為1時，uB1=2.1V，T2、T3飽和導通，Y=0。外接電阻R的取值范圍為：OC門3.3.3TTL集電極開路門和三態(tài)門TSL門①E＝0時，二極管D導通，T1基極和T2基極均被鉗制在低電平，因而T2～T5均截止，輸出端開路，電路處于高阻狀態(tài)。結(jié)論：電路的輸出有高阻態(tài)、高電平和低電平3種狀態(tài)。②E＝1時，二極管D截止，TSL門的輸出狀態(tài)完全取決于輸入信號A的狀態(tài)，電路輸出與輸入的邏輯關(guān)系和一般反相器相同，即：Y=A，A＝0時Y＝1，為高電平；A＝1時Y＝0，為低電平。TSL門的應(yīng)用：①作多路開關(guān)：E=0時，門G1使能，G2禁止，Y=A；E=1時，門G2使能，G1禁止，Y=B。②信號雙向傳輸：E=0時信號向右傳送，B=A；E=1時信號向左傳送，A=B。③構(gòu)成數(shù)據(jù)總線：讓各門的控制端輪流處于低電平，即任何時刻只讓一個TSL門處于工作狀態(tài)，而其余TSL門均處于高阻狀態(tài)，這樣總線就會輪流接受各TSL門的輸出。TTL系列集成電路①74：標準系列，前面介紹的TTL門電路都屬于74系列，其典型電路與非門的平均傳輸時間tpd＝10ns，平均功耗P＝10mW。②74H：高速系列，是在74系列基礎(chǔ)上改進得到的，其典型電路與非門的平均傳輸時間tpd＝6ns，平均功耗P＝22mW。③74S：肖特基系列，是在74H系列基礎(chǔ)上改進得到的，其典型電路與非門的平均傳輸時間tpd＝3ns，平均功耗P＝19mW。④74LS：低功耗肖特基系列，是在74S系列基礎(chǔ)上改進得到的，其典型電路與非門的平均傳輸時間tpd＝9ns，平均功耗P＝2mW。74LS系列產(chǎn)品具有最佳的綜合性能，是TTL集成電路的主流，是應(yīng)用最廣的系列。3.3.4TTL集成電路的主要參數(shù)TTL與非門主要參數(shù)（1）輸出高電平UOH：TTL與非門的一個或幾個輸入為低電平時的輸出電平。產(chǎn)品規(guī)范值UOH≥2.4V，標準高電平USH＝2.4V。（2）高電平輸出電流IOH：輸出為高電平時，提供給外接負載的最大輸出電流，超過此值會使輸出高電平下降。IOH表示電路的拉電流負載能力。（3）輸出低電平UOL：TTL與非門的輸入全為高電平時的輸出電平。產(chǎn)品規(guī)范值UOL≤0.4V，標準低電平USL＝0.4V。（4）低電平輸出電流IOL：輸出為低電平時，外接負載的最大輸出電流，超過此值會使輸出低電平上升。IOL表示電路的灌電流負載能力。（5）扇出系數(shù)NO：指一個門電路能帶同類門的最大數(shù)目，它表示門電路的帶負載能力。一般TTL門電路NO≥8，功率驅(qū)動門的NO可達25。（6）最大工作頻率fmax：超過此頻率電路就不能正常工作。（7）輸入開門電平UON：是在額定負載下使與非門的輸出電平達到標準低電平USL的輸入電平。它表示使與非門開通的最小輸入電平。一般TTL門電路的UON≈1.8V。（8）輸入關(guān)門電平UOFF：使與非門的輸出電平達到標準高電平USH的輸入電平。它表示使與非門關(guān)斷所需的最大輸入電平。一般TTL門電路的UOFF≈0.8V。（9）高電平輸入電流IIH：輸入為高電平時的輸入電流，也即當前級輸出為高電平時，本級輸入電路造成的前級拉電流。（10）低電平輸入電流IIL：輸入為低電平時的輸出電流，也即當前級輸出為低電平時，本級輸入電路造成的前級灌電流。（11）平均傳輸時間tpd：信號通過與非門時所需的平均延遲時間。在工作頻率較高的數(shù)字電路中，信號經(jīng)過多級傳輸后造成的時間延遲，會影響電路的邏輯功能。（12）空載功耗：與非門空載時電源總電流ICC與電源電壓VCC的乘積。3.4CMOS集成門電路3.4.1CMOS非門（1）uA＝0V時，TN截止，TP導通。輸出電壓uY＝VDD＝10V。（2）uA＝10V時，TN導通，TP截止。輸出電壓uY＝0V。①A、B當中有一個或全為低電平時，TN1、TN2中有一個或全部截止，TP1、TP2中有一個或全部導通，輸出Y為高電平。②只有當輸入A、B全為高電平時，TN1和TN2才會都導通，TP1和TP2才會都截止，輸出Y才會為低電平。3.4.2其他功能的CMOS門電路CMOS與非門CMOS或非門①只要輸入A、B當中有一個或全為高電平，TP1、TP2中有一個或全部截止，TN1、TN2中有一個或全部導通，輸出Y為低電平。②只有當A、B全為低電平時，TP1和TP2才會都導通，TN1和TN2才會都截止，輸出Y才會為高電平。與門Y=AB=AB或門Y=A+B=A+BCMOS與或非門CMOS異或門3.4.3CMOS漏極開路門、三態(tài)門和傳輸門CMOSOD門CMOSTSL門①E=1時，TP2、TN2均截止，Y與地和電源都斷開了，輸出端呈現(xiàn)為高阻態(tài)。②E=0時，TP2、TN2均導通，TP1、TN1構(gòu)成反相器。可見電路的輸出有高阻態(tài)、高電平和低電平3種狀態(tài)，是一種三態(tài)門。CMOS傳輸門①C＝0、，即C端為低電平（0V）、端為高電平（＋VDD）時，TN和TP都不具備開啟條件而截止，輸入和輸出之間相當于開關(guān)斷開一樣。②C＝1、，即C端為高電平（＋VDD）、端為低電平（0V）時，TN和TP都具備了導通條件，輸入和輸出之間相當于開關(guān)接通一樣，uo＝ui。（1）CMOS電路的工作速度比TTL電路的低。（2）CMOS帶負載的能力比TTL電路強。（3）CMOS電路的電源電壓允許范圍較大，約在3～18V，抗干擾能力比TTL電路強。（4）CMOS電路的功耗比TTL電路小得多。門電路的功耗只有幾個μW，中規(guī)模集成電路的功耗也不會超過100μW。（5）CMOS集成電路的集成度比TTL電路高。（6）CMOS電路適合于特殊環(huán)境下工作。（7）CMOS電路容易受靜電感應(yīng)而擊穿，在使用和存放時應(yīng)注意靜電屏蔽，焊接時電烙鐵應(yīng)接地良好，尤其是CMOS電路多余不用的輸入端不能懸空，應(yīng)根據(jù)需要接地或接高電平。3.4.4CMOS集成電路的特點3.5集成門電路的使用3.5.1集成電路使用時的注意事項（1）對于各種集成電路，使用時一定要在推薦的工作條件范圍內(nèi)，否則將導致性能下降或損壞器件。（2）數(shù)字集成電路中多余的輸入端在不改變邏輯關(guān)系的前提下可以并聯(lián)起來使用，也可根據(jù)邏輯關(guān)系的要求接地或接高電平。TTL電路多余的輸入端懸空表示輸入為高電平；但CMOS電路，多余的輸入端不允許懸空，否則電路將不能正常工作。（3）TTL電路和CMOS電路之間一般不能直接連接，而需利用接口電路進行電平轉(zhuǎn)換或電流變換才可進行連接，使前級器件的輸出電平及電流滿足后級器件對輸入電平及電流的要求，并不得對器件造成損害。3.5.2TTL電路和CMOS電路的連接數(shù)字邏輯電路第4章組合邏輯電路學習要點了解組合邏輯電路的特點和工作原理。掌握組合邏輯電路的分析方法。掌握組合邏輯電路的設(shè)計方法。了解組合邏輯電路中的競爭冒險現(xiàn)象及其消除方法。第4章組合邏輯電路4.1

組合邏輯電路的特點4.2組合邏輯電路的分析4.3組合邏輯電路的設(shè)計4.4組合邏輯電路中的競爭冒險退出4.1組合邏輯電路的特點組合電路：輸出僅由輸入決定，與電路當前狀態(tài)無關(guān)；電路結(jié)構(gòu)中無反饋環(huán)路（無記憶）4.2組合邏輯電路的分析邏輯圖邏輯表達式11最簡與或表達式化簡22從輸入到輸出逐級寫出最簡與或表達式3真值表34電路的邏輯功能當輸入A、B、C中有2個或3個為1時，輸出Y為1，否則輸出Y為0。所以這個電路實際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。4邏輯圖邏輯表達式例：最簡與或表達式真值表用與非門實現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個為0，Y=1；A、B全為1時，Y=0。所以Y和A、B的邏輯關(guān)系為與非運算的關(guān)系。電路的邏輯功能4.3組合邏輯電路的設(shè)計真值表電路功能描述例：設(shè)計一個樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B閉合時為1，斷開時為0；燈亮時Y為1，燈滅時Y為0。根據(jù)邏輯要求列出真值表。1窮舉法12邏輯表達式或卡諾圖最簡與或表達式化簡32已為最簡與或表達式4邏輯變換5邏輯電路圖用與非門實現(xiàn)用異或門實現(xiàn)真值表電路功能描述例：用與非門設(shè)計一個舉重裁判表決電路。設(shè)舉重比賽有3個裁判，一個主裁判和兩個副裁判。杠鈴?fù)耆e上的裁決由每一個裁判按一下自己面前的按鈕來確定。只有當兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，表明成功的燈才亮。設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。1窮舉法122邏輯表達式3卡諾圖最簡與或表達式化簡45邏輯變換6邏輯電路圖3化簡4111Y=AB+AC564.4組合邏輯電路中的競爭冒險1、產(chǎn)生競爭冒險的原因在組合電路中，當輸入信號的狀態(tài)改變時，輸出端可能會出現(xiàn)不正常的干擾信號，使電路產(chǎn)生錯誤的輸出，這種現(xiàn)象稱為競爭冒險。產(chǎn)生競爭冒險的原因：主要是門電路的延遲時間產(chǎn)生的。干擾信號2、消除競爭冒險的方法有圈相切，則有競爭冒險增加冗余項，消除競爭冒險數(shù)字邏輯電路學習要點掌握組合邏輯電路的分析方法與設(shè)計方法。掌握利用二進制譯碼器和數(shù)據(jù)選擇器進行邏輯設(shè)計的方法。理解加法器、編碼器、譯碼器等組合邏輯電路的工作原理和邏輯功能。了解加法器、編碼器、譯碼器、數(shù)據(jù)選擇器等中規(guī)模集成電路的使用方法。了解組合邏輯電路中的競爭冒險現(xiàn)象及其消除方法。第5章常用組合邏輯部件第5章常用組合邏輯部件5.1加法器5.2數(shù)值比較器5.3編碼器5.4譯碼器5.5數(shù)據(jù)選擇器5.6數(shù)據(jù)分配器退出5.1加法器1、半加器5.1.1半加器和全加器能對兩個1位二進制數(shù)進行相加而求得和及進位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進位2、全加器能對兩個1位二進制數(shù)進行相加并考慮低位來的進位，即相當于3個1位二進制數(shù)相加，求得和及進位的邏輯電路稱為全加器。Ai、Bi：加數(shù)，Ci-1：低位來的進位，Si：本位的和，Ci：向高位的進位。全加器的邏輯圖和邏輯符號

用與門和或門實現(xiàn)

用與或非門實現(xiàn)先求Si和Ci。為此，合并值為0的最小項。再取反，得：實現(xiàn)多位二進制數(shù)相加的電路稱為加法器。1、串行進位加法器5.1.2加法器構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。特點：進位信號是由低位向高位逐級傳遞的，速度不高。2、并行進位加法器（超前進位加法器）進位生成項進位傳遞條件進位表達式和表達式4位超前進位加法器遞推公式超前進位發(fā)生器加法器的級連集成二進制4位超前進位加法器5.1.3加法器的應(yīng)用1、8421BCD碼轉(zhuǎn)換為余3碼BCD碼+0011=余3碼2、二進制并行加法/減法器C0-1＝0時，B0=B，電路執(zhí)行A+B運算；當C0-1＝1時，B1=B，電路執(zhí)行A－B=A+B運算。3、二-十進制加法器修正條件5.2數(shù)值比較器用來完成兩個二進制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。5.2.11位數(shù)值比較器設(shè)A＞B時L1＝1；A＜B時L2＝1；A＝B時L3＝1。得1位數(shù)值比較器的真值表。邏輯表達式邏輯圖5.2.24位數(shù)值比較器真值表中的輸入變量包括A3與B3、A2與B2、A1與B1

、A0與B0和A＇與B＇的比較結(jié)果，A＇>B＇、A＇<B＇和A＇=B＇。A＇與B＇是另外兩個低位數(shù)，設(shè)置低位數(shù)比較結(jié)果輸入端，是為了能與其它數(shù)值比較器連接，以便組成更多位數(shù)的數(shù)值比較器；3個輸出信號L1(A＞B)、L2(A＜B)、和L3(A＝B)分別表示本級的比較結(jié)果。邏輯圖5.2.3比較器的級聯(lián)集成數(shù)值比較器串聯(lián)擴展TTL電路：最低4位的級聯(lián)輸入端A＇>B＇、

A＇<B＇和A＇=B＇必須預(yù)先分別預(yù)置為0、0、1。CMOS電路：各級的級聯(lián)輸入端A＇>B＇必須預(yù)先預(yù)置為0

，最低4位的級聯(lián)輸入端A＇<B＇和A＇=B＇必須預(yù)先預(yù)置為0、1。并聯(lián)擴展5.3編碼器實現(xiàn)編碼操作的電路稱為編碼器。5.3.1二進制編碼器1、3位二進制編碼器輸入8個互斥的信號輸出3位二進制代碼真值表邏輯表達式邏輯圖2、3位二進制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真值表邏輯表達式邏輯圖8線-3線優(yōu)先編碼器如果要求輸出、輸入均為反變量，則只要在圖中的每一個輸出端和輸入端都加上反相器就可以了。3、集成3位二進制優(yōu)先編碼器ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴展輸出端，是控制標志。YEX

＝0表示是編碼輸出；YEX

＝1表示不是編碼輸出。集成3位二進制優(yōu)先編碼器74LS148集成3位二進制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效集成3位二進制優(yōu)先編碼器74LS148的級聯(lián)16線-4線優(yōu)先編碼器5.3.2二-十進制編碼器1、8421BCD碼編碼器輸入10個互斥的數(shù)碼輸出4位二進制代碼真值表邏輯表達式邏輯圖2、8421BCD碼優(yōu)先編碼器真值表邏輯表達式邏輯圖3、集成10線-4線優(yōu)先編碼器5.4譯碼器把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。5.4.1二進制譯碼器設(shè)二進制譯碼器的輸入端為n個，則輸出端為2n個，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）。二進制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。1、3位二進制譯碼器真值表輸入：3位二進制代碼輸出：8個互斥的信號邏輯表達式邏輯圖電路特點：與門組成的陣列2、集成二進制譯碼器74LS138A2、A1、A0為二進制譯碼輸入端，為譯碼輸出端（低電平有效），G1、、為選通控制端。當G1＝1、時，譯碼器處于工作狀態(tài)；當G1＝0、時，譯碼器處于禁止狀態(tài)。真值表輸入：自然二進制碼輸出：低電平有效3、74LS138的級聯(lián)二-十進制譯碼器的輸入是十進制數(shù)的4位二進制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進制數(shù)字相對應(yīng)的10個信號，用Y9～Y0表示。由于二-十進制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。5.4.2二-十進制譯碼器1、8421BCD碼譯碼器

把二-十進制代碼翻譯成10個十進制數(shù)字信號的電路，稱為二-十進制譯碼器。真值表邏輯表達式邏輯圖將與門換成與非門，則輸出為反變量，即為低電平有效。２、集成8421BCD碼譯碼器74LS425.4.3顯示譯碼器1、數(shù)碼顯示器

用來驅(qū)動各種顯示器件，從而將用二進制代碼表示的數(shù)字、文字、符號翻譯成人們習慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。b=c=f=g=1，a=d=e=0時c=d=e=f=g=1，a=b=0時共陰極2、顯示譯碼器真值表僅適用于共陰極LED真值表a的卡諾圖b的卡諾圖c的卡諾圖d的卡諾圖e的卡諾圖f的卡諾圖g的卡諾圖邏輯表達式邏輯圖2、集成顯示譯碼器74LS48引腳排列圖功能表輔助端功能5.4.4譯碼器的應(yīng)用1、用二進制譯碼器實現(xiàn)邏輯函數(shù)②畫出用二進制譯碼器和與非門實現(xiàn)這些函數(shù)的接線圖。①寫出函數(shù)的標準與或表達式，并變換為與非-與非形式。2、用二進制譯碼器實現(xiàn)碼制變換十進制碼8421碼十進制碼余3碼十進制碼2421碼3、數(shù)碼顯示電路的動態(tài)滅零5.5數(shù)據(jù)選擇器5.5.14選1數(shù)據(jù)選擇器真值表邏輯表達式地址變量輸入數(shù)據(jù)由地址碼決定從４路輸入中選擇哪１路輸出。邏輯圖5.5.2集成數(shù)據(jù)選擇器集成雙4選1數(shù)據(jù)選擇器74LS153選通控制端S為低電平有效，即S=0時芯片被選中，處于工作狀態(tài)；S=1時芯片被禁止，Y≡0。集成8選1數(shù)據(jù)選擇器74LS15174LS151的真值表數(shù)據(jù)選擇器的擴展5.5.3用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)基本原理數(shù)據(jù)選擇器的主要特點：（1）具有標準與或表達式的形式。即：（2）提供了地址變量的全部最小項。（3）一般情況下，Di可以當作一個變量處理。因為任何組合邏輯函數(shù)總可以用最小項之和的標準形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實現(xiàn)任何所需的組合邏輯函數(shù)。基本步驟確定數(shù)據(jù)選擇器確定地址變量21n個地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實現(xiàn)n＋1個變量的函數(shù)。3個變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)1選用74LS153274LS153有兩個地址變量。求Di3（1）公式法函數(shù)的標準與或表達式：4選1數(shù)據(jù)選擇器輸出信號的表達式：比較L和Y，得：3畫連線圖44求Di的方法（2）真值表法C=1時L=1，故D0=CL=0，故D2=0L=1，故D3=1C=0時L=1，故D1=C求Di的方法（3）圖形法D0D1D3D2用數(shù)據(jù)選擇器實現(xiàn)函數(shù)：例①選用8選1數(shù)據(jù)選擇器74LS151②設(shè)A2=A、A1=B、A0=C③求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1④畫連線圖5.6數(shù)據(jù)分配器5.6.11路-4路數(shù)據(jù)分配器由地址碼決定將輸入數(shù)據(jù)Ｄ送給哪１路輸出。真值表邏輯表達式地址變量輸入數(shù)據(jù)邏輯圖5.6.２集成數(shù)據(jù)分配器及其應(yīng)用集成數(shù)據(jù)分配器把二進制譯碼器的使能端作為數(shù)據(jù)輸入端，二進制代碼輸入端作為地址碼輸入端，則帶使能端的二進制譯碼器就是數(shù)據(jù)分配器。由74LS138構(gòu)成的1路-8路數(shù)據(jù)分配器數(shù)據(jù)輸入端G1=1G2A=0地址輸入端數(shù)據(jù)分配器的應(yīng)用數(shù)據(jù)分配器和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)分時傳送系統(tǒng)數(shù)字邏輯電路第6章觸發(fā)器學習要點理解觸發(fā)器的概念及各種觸發(fā)器的工作原理。理解觸發(fā)器邏輯功能各種描述方法。掌握各種觸發(fā)器的邏輯功能。了解各種不同邏輯功能觸發(fā)器之間的相互轉(zhuǎn)換。第6章觸發(fā)器6.1基本RS觸發(fā)器6.2同步觸發(fā)器6.3主從觸發(fā)器退出6.4邊沿觸發(fā)器6.5不同類型觸發(fā)器間的轉(zhuǎn)換6.1基本RS觸發(fā)器觸發(fā)器是構(gòu)成時序邏輯電路的基本邏輯部件。

它有兩個穩(wěn)定的狀態(tài)：0狀態(tài)和1狀態(tài)；

在不同的輸入情況下，它可以被置成0狀態(tài)或1狀態(tài)；

當輸入信號消失后，所置成的狀態(tài)能夠保持不變。所以，觸發(fā)器可以記憶1位二值信號。根據(jù)邏輯功能的不同，觸發(fā)器可以分為RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T和T′觸發(fā)器；按照結(jié)構(gòu)形式的不同，又可分為基本RS觸發(fā)器、同步觸發(fā)器、主從觸發(fā)器和邊沿觸發(fā)器。6.1.1概述6.1.2基本RS觸發(fā)器的邏輯功能分析電路組成和邏輯符號信號輸入端，低電平有效。信號輸出端，Q=0、Q=1的狀態(tài)稱0狀態(tài)，Q=1、Q=0的狀態(tài)稱1狀態(tài)，工作原理RSQ1001100①R=0、S=1時：由于R=0，不論原來Q為0還是1，都有Q=1；再由S=1、Q=1可得Q＝0。即不論觸發(fā)器原來處于什么狀態(tài)都將變成0狀態(tài)，這種情況稱將觸發(fā)器置0或復(fù)位。R端稱為觸發(fā)器的置0端或復(fù)位端。0110RSQ100②R=1、S=0時：由于S=0，不論原來Q為0還是1，都有Q=1；再由R=1、Q=1可得Q＝0。即不論觸發(fā)器原來處于什么狀態(tài)都將變成1狀態(tài)，這種情況稱將觸發(fā)器置1或置位。S端稱為觸發(fā)器的置1端或置位端。0111110③R=1、S=1時：根據(jù)與非門的邏輯功能不難推知，觸發(fā)器保持原有狀態(tài)不變，即原來的狀態(tài)被觸發(fā)器存儲起來，這體現(xiàn)了觸發(fā)器具有記憶能力。RSQ10001111不變100011RSQ10001111不變00不定？④R=0、S=0時：Q=Q=1，不符合觸發(fā)器的邏輯關(guān)系。并且由于與非門延遲時間不可能完全相等，在兩輸入端的0同時撤除后，將不能確定觸發(fā)器是處于1狀態(tài)還是0狀態(tài)。所以觸發(fā)器不允許出現(xiàn)這種情況，這就是基本RS觸發(fā)器的約束條件。特性表（真值表）現(xiàn)態(tài)：觸發(fā)器接收輸入信號之前的狀態(tài)，也就是觸發(fā)器原來的穩(wěn)定狀態(tài)。次態(tài)：觸發(fā)器接收輸入信號之后所處的新的穩(wěn)定狀態(tài)。6.1.3基本RS觸發(fā)器的邏輯功能描述次態(tài)Qn+1的卡諾圖特性方程觸發(fā)器的特性方程就是觸發(fā)器次態(tài)Qn+1與輸入及現(xiàn)態(tài)Qn之間的邏輯關(guān)系式狀態(tài)圖描述觸發(fā)器的狀態(tài)轉(zhuǎn)換關(guān)系及轉(zhuǎn)換條件的圖形稱為狀態(tài)圖01×1/1×/10/01/①當觸發(fā)器處在0狀態(tài)，即Qn=0時，若輸入信號＝01或11，觸發(fā)器仍為0狀態(tài)；RS②當觸發(fā)器處在1狀態(tài)，即Qn=1時，若輸入信號＝10或11，觸發(fā)器仍為1狀態(tài)；RSRS若＝10，觸發(fā)器就會翻轉(zhuǎn)成為1狀態(tài)。RS若＝01，觸發(fā)器就會翻轉(zhuǎn)成為0狀態(tài)。波形圖反映觸發(fā)器輸入信號取值和狀態(tài)之間對應(yīng)關(guān)系的圖形稱為波形圖RSQQ置1置0置1置1置1保持不允許基本RS觸發(fā)器的特點（1）觸發(fā)器的次態(tài)不僅與輸入信號狀態(tài)有關(guān)，而且與觸發(fā)器的現(xiàn)態(tài)有關(guān)。（2）電路具有兩個穩(wěn)定狀態(tài)，在無外來觸發(fā)信號作用時，電路將保持原狀態(tài)不變。（3）在外加觸發(fā)信號有效時，電路可以觸發(fā)翻轉(zhuǎn)，實現(xiàn)置0或置1。（4）在穩(wěn)定狀態(tài)下兩個輸出端的狀態(tài)和必須是互補關(guān)系，即有約束條件。在數(shù)字電路中，凡根據(jù)輸入信號R、S情況的不同，具有置0、置1和保持功能的電路，都稱為RS觸發(fā)器。EN＝1時工作EN＝0時禁止1S2S6.1.4集成基本RS觸發(fā)器6.2同步觸發(fā)器6.2.1同步RS觸發(fā)器RSCP＝0時，R=S=1，觸發(fā)器保持原來狀態(tài)不變。CP＝1時，工作情況與基本RS觸發(fā)器相同。特性表特性方程CP=1期間有效主要特點波形圖（1）時鐘電平控制。在CP＝1期間接收輸入信號，CP＝0時狀態(tài)保持不變，與基本RS觸發(fā)器相比，對觸發(fā)器狀態(tài)的轉(zhuǎn)變增加了時間控制。（2）R、S之間有約束。不能允許出現(xiàn)R和S同時為1的情況，否則會使觸發(fā)器處于不確定的狀態(tài)。不變不變不變不變不變不變置1置0置1置0不變CP=1期間有效將S=JQn、R=KQn代入同步RS觸發(fā)器的特性方程，得同步JK觸發(fā)器的特性方程：6.2.2同步JK觸發(fā)器特性表JK=00時不變JK=01時置0JK=10時置1JK=11時翻轉(zhuǎn)狀態(tài)圖波形圖在數(shù)字電路中，凡在CP時鐘脈沖控制下，根據(jù)輸入信號J、K情況的不同，具有置0、置1、保持和翻轉(zhuǎn)功能的電路，都稱為JK觸發(fā)器。CP=1期間有效將S=D、R=D代入同步RS觸發(fā)器的特性方程，得同步D觸發(fā)器的特性方程：6.2.3同步D觸發(fā)器狀態(tài)圖波形圖在數(shù)字電路中，凡在CP時鐘脈沖控制下，根據(jù)輸入信號D情況的不同，具有置0、置1功能的電路，都稱為D觸發(fā)器。集成同步D觸發(fā)器CP1、2CP3、4POL＝1時，CP＝1有效，鎖存的內(nèi)容是CP下降沿時刻D的值；POL＝0時，CP＝0有效，鎖存的內(nèi)容是CP上升沿時刻D的值。6.3主從觸發(fā)器6.3.1主從RS觸發(fā)器工作原理（1）接收輸入信號過程CP=1期間：主觸發(fā)器控制門G7、G8打開，接收輸入信號R、S，有：

從觸發(fā)器控制門G3、G4封鎖，其狀態(tài)保持不變。1001（2）輸出信號過程CP下降沿到來時，主觸發(fā)器控制門G7、G8封鎖，在CP=1期間接收的內(nèi)容被存儲起來。同時，從觸發(fā)器控制門G3、G4被打開，主觸發(fā)器將其接收的內(nèi)容送入從觸發(fā)器，輸出端隨之改變狀態(tài)。在CP=0期間，由于主觸發(fā)器保持狀態(tài)不變，因此受其控制的從觸發(fā)器的狀態(tài)也即Q、Q的值當然不可能改變。CP下降沿到來時有效特性方程邏輯符號電路特點主從RS觸發(fā)器采用主從控制結(jié)構(gòu)，從根本上解決了輸入信號直接控制的問題，具有CP＝1期間接收輸入信號，CP下降沿到來時觸發(fā)翻轉(zhuǎn)的特點。但其仍然存在著約束問題，即在CP＝1期間，輸入信號R和S不能同時為1。代入主從RS觸發(fā)器的特性方程，即可得到主從JK觸發(fā)器的特性方程：將主從JK觸發(fā)器沒有約束。6.3.2主從JK觸發(fā)器特性表時序圖電路特點邏輯符號①主從JK觸發(fā)器采用主從控制結(jié)構(gòu)，從根本上解決了輸入信號直接控制的問題，具有CP＝1期間接收輸入信號，CP下降沿到來時觸發(fā)翻轉(zhuǎn)的特點。②輸入信號J、K之間沒有約束。③存在一次變化問題。帶清零端和預(yù)置端的主從JK觸發(fā)器RD=0，直接置0011110