第02章-數(shù)據(jù)選擇器的設(shè)計(jì)

第2章數(shù)據(jù)選擇器設(shè)計(jì)目錄2.1項(xiàng)目需求分析2.2項(xiàng)目理論知識(shí)2.3項(xiàng)目設(shè)計(jì)2.4項(xiàng)目實(shí)施與調(diào)試2.5項(xiàng)目總結(jié)與拓展2.1項(xiàng)目需求分析設(shè)計(jì)一個(gè)簡(jiǎn)單的數(shù)據(jù)選擇器模型,要求:(１)使用３個(gè)撥碼開關(guān)模塊作為數(shù)據(jù)選擇器輸入:２路數(shù)據(jù)輸入和１路選擇鍵;(２)使用１個(gè)LED燈模塊作為數(shù)據(jù)選擇器輸出,指示數(shù)據(jù)選擇結(jié)果;(３)通過(guò)選擇鍵選擇２路數(shù)據(jù)中的一個(gè)數(shù)據(jù),然后作為結(jié)果輸出.2.2項(xiàng)目理論知識(shí)2.2.1VerilogHDL語(yǔ)言的簡(jiǎn)介2.2.2VerilogHDL語(yǔ)言的基本組成2.2.3VerilogHDL語(yǔ)言的語(yǔ)言要素2.2.4VerilogHDL語(yǔ)言的描述語(yǔ)句2.2.1VerilogHDL語(yǔ)言的簡(jiǎn)介

目前的數(shù)字電路設(shè)計(jì)在層次上可分成以下４個(gè)層次:(１)算法級(jí)設(shè)計(jì):用高級(jí)語(yǔ)言如C語(yǔ)言及其他一些系統(tǒng)分析工具(如MATLAB)從系統(tǒng)的算法級(jí)方面對(duì)設(shè)計(jì)進(jìn)行描述.算法級(jí)不需要包含時(shí)序信息.(２)RTL(寄存器傳送)級(jí)設(shè)計(jì):用數(shù)據(jù)流在寄存器間傳輸?shù)哪Ｊ絹?lái)對(duì)設(shè)計(jì)進(jìn)行描述.(３)門級(jí):用邏輯級(jí)的與、或、非門等門級(jí)之間的連接關(guān)系對(duì)設(shè)計(jì)進(jìn)行描述.(４)開關(guān)級(jí):用晶體管和寄存器及它們之間的連線關(guān)系來(lái)對(duì)設(shè)計(jì)進(jìn)行描述.2.2.1VerilogHDL語(yǔ)言的簡(jiǎn)介

一、VerilogHDL語(yǔ)言的概念VerilogHDL是一種硬件描述語(yǔ)言,用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模.被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門和完整的電子數(shù)字系統(tǒng)之間.數(shù)字系統(tǒng)能夠按層次描述,并可在相同描述中顯式地進(jìn)行時(shí)序建模.2.2.1VerilogHDL語(yǔ)言的簡(jiǎn)介

二、VerilogHDL語(yǔ)言的特點(diǎn)(１)可以采用三種不同方式或混合方式對(duì)設(shè)計(jì)建模:①行為描述方式,使用過(guò)程化結(jié)構(gòu)建模;②數(shù)據(jù)流方式,使用連續(xù)賦值語(yǔ)句方式建模;③結(jié)構(gòu)化方式,使用門和模塊實(shí)例語(yǔ)句描述建模.(２)VerilogHDL中有兩類數(shù)據(jù)類型:①線網(wǎng)數(shù)據(jù)類型:表示構(gòu)件間的物理連線;②寄存器數(shù)據(jù)類型:表示抽象的數(shù)據(jù)存儲(chǔ)元件.(３)設(shè)計(jì)能夠在多個(gè)層次上加以描述。

2.2.2VerilogHDL語(yǔ)言的基本組成一、模塊的概念數(shù)字電路可簡(jiǎn)單歸納為兩種要素：（1）線是器件引腳之間的物理連線；（2）器件也可簡(jiǎn)單歸納為組合邏輯器件(如與或非門)和時(shí)序邏輯器件(如寄存器、鎖存器、RAM等).一個(gè)數(shù)字系統(tǒng)：多個(gè)器件+一定的連線關(guān)系.VerilogHDL的建模：使用VerilogHDL語(yǔ)言對(duì)數(shù)字電路的兩種基本要素的特性及相互之間的關(guān)系進(jìn)行描述的過(guò)程.模塊是Verilog的基本描述單位,用于描述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口.2.2.2VerilogHDL語(yǔ)言的基本組成二、模塊的基本結(jié)構(gòu)一個(gè)模塊的結(jié)構(gòu)描述位于module和endmodule語(yǔ)句之間,每個(gè)模塊由兩部分組成:(１)接口描述,即說(shuō)明輸入引腳和輸出引腳;(２)邏輯功能描述,即定義輸入是如何影響輸出的.2.2.2VerilogHDL語(yǔ)言的基本組成１．模塊聲明模塊聲明包括模塊名和輸入/輸出端口列表:

module模塊名(輸入/輸出端口列表);輸入/輸出端口列表是模塊對(duì)外的通信接口,多個(gè)端口名之間用“,”隔開.２．端口聲明語(yǔ)句塊端口聲明語(yǔ)句塊主要用于說(shuō)明模塊的端口類型和位寬.常見的端口類型分為輸入input、輸出output雙向端口inout

端口類型[信號(hào)位寬－１:０]端口名;2.2.2VerilogHDL語(yǔ)言的基本組成３．邏輯功能描述語(yǔ)句塊邏輯功能描述語(yǔ)句塊主要用于正確定義和說(shuō)明模塊的邏輯功能.也就是定義輸入如何影響輸出.(１)結(jié)構(gòu)描述方式(調(diào)用庫(kù)文件)(２)數(shù)據(jù)流描述方式(使用連續(xù)賦值語(yǔ)句assign)(３)行為描述方式(使用always過(guò)程塊)2.2.3VerilogHDL語(yǔ)言的語(yǔ)言要素一、標(biāo)識(shí)符標(biāo)識(shí)符用于表示電路系統(tǒng)中的模塊、寄存器、輸入/輸出端口、連線等物理對(duì)象的名稱.標(biāo)識(shí)符可以是字母、數(shù)字和下劃線等符號(hào)組成的任意序列.定義標(biāo)識(shí)符時(shí)應(yīng)遵循以下規(guī)則:(１)首字符不能是數(shù)字;(２)字符數(shù)不能超過(guò)１０２４個(gè);(３)大小寫字母是不同的;(４)不能與關(guān)鍵字(保留字)同名.VerilogHDL允許使用轉(zhuǎn)義標(biāo)識(shí)符.2.2.3VerilogHDL語(yǔ)言的語(yǔ)言要素二、數(shù)據(jù)類型用硬件描述語(yǔ)言設(shè)計(jì)的電路模塊所處理的數(shù)據(jù)就是實(shí)際電路中的物理連線、存儲(chǔ)單元中的邏輯值.１．常量在程序運(yùn)行的過(guò)程中,其值不能被改變的量稱為常量.(１)整數(shù)型數(shù)據(jù).二進(jìn)制整數(shù)、十進(jìn)制整數(shù)、十六進(jìn)制整數(shù)和八進(jìn)制整數(shù).＜符號(hào)位＞＜位寬＞′＜進(jìn)制符號(hào)＞＜數(shù)值＞８′b１１００１０１１2.2.3VerilogHDL語(yǔ)言的語(yǔ)言要素(２)實(shí)數(shù)型數(shù)據(jù):①十進(jìn)制方式:例如３.2４②指數(shù)方式:例如100000.0表示為1.0E5(３)字符型數(shù)據(jù).字符串用雙引號(hào)括起來(lái)的字符序列,例如“HelloWorld!”.(４)參數(shù)型數(shù)據(jù).用parameter定義一個(gè)標(biāo)識(shí)符來(lái)代表一個(gè)常量,稱為符號(hào)常量,即標(biāo)識(shí)符形式的常量,采用標(biāo)識(shí)符代表一個(gè)常量可提高程序的可讀性和可維護(hù)性.參數(shù)型數(shù)據(jù)常用于定義延遲時(shí)間和變量寬度.其格式如下:

parameter參數(shù)名1＝表達(dá)式1,……,參數(shù)名n＝表達(dá)式n;2.2.3VerilogHDL語(yǔ)言的語(yǔ)言要素２．變量變量是指程序運(yùn)行過(guò)程中其值可以改變的量。(1)wire型.相當(dāng)于組合邏輯電路中的各種連接線:

wire[n－１:０]數(shù)據(jù)１,數(shù)據(jù)２,……,數(shù)據(jù)i;//定義了i個(gè)n位的wire型變量,共有i條總線,每條總線內(nèi)有n條線路(２)reg型.一種暫存數(shù)據(jù)的變量.

reg[n－１:０]數(shù)據(jù)名１,數(shù)據(jù)名２,……,數(shù)據(jù)名i;//定義了i個(gè)n位的reg型變量,共有i個(gè)寄存器,每個(gè)寄存器都是n位(３)memory型.對(duì)reg型變量建立數(shù)組來(lái)對(duì)存儲(chǔ)器建模,可以描述RAM型存儲(chǔ)器、ROM型存儲(chǔ)器和reg文件.

reg[n－１:０]存儲(chǔ)器名[m－１:０];//定義一個(gè)m×n的存儲(chǔ)器,存儲(chǔ)器的存儲(chǔ)單元是一個(gè)n位寄存器,共有m個(gè)存儲(chǔ)單元2.2.3VerilogHDL語(yǔ)言的語(yǔ)言要素三、運(yùn)算符和表達(dá)式１．算術(shù)運(yùn)算符：＋、－、?、/、％２．位運(yùn)算符：~、&、|、^、^~３．邏輯運(yùn)算符：&&(邏輯與)、||(邏輯或)、!(邏輯非)４．關(guān)系運(yùn)算符：＞、＜、＞＝、＜＝５．等式運(yùn)算符：＝＝、!＝、＝＝＝、!＝＝６．移位運(yùn)算符：＜＜(左移位運(yùn)算)、＞＞(右移位運(yùn)算)７．條件運(yùn)算符：?:８．位拼接運(yùn)算符：{}９．縮減運(yùn)算符：,

&、~&、|、~|、^、^~2.2.4VerilogHDL語(yǔ)言的描述語(yǔ)句一、賦值語(yǔ)句１．非阻塞賦值（Non_blocking）：c＜＝a;２．阻塞賦值（Blocking）：c＝a;二、塊語(yǔ)句１．順序語(yǔ)句塊（begin…end）２．并行語(yǔ)句塊（fork…join）三、條件語(yǔ)句１．if條件語(yǔ)句２．case條件語(yǔ)句2.2.4VerilogHDL語(yǔ)言的描述語(yǔ)句四、循環(huán)語(yǔ)句１．forever語(yǔ)句２．repeat語(yǔ)句３．while語(yǔ)句４．for語(yǔ)句五、結(jié)構(gòu)說(shuō)明語(yǔ)句１．initial語(yǔ)句２．a(chǎn)lways語(yǔ)句３．task語(yǔ)句４．function語(yǔ)句2.3項(xiàng)目設(shè)計(jì)2.3.1項(xiàng)目功能分析2.3.2項(xiàng)目硬件設(shè)計(jì)2.3.3項(xiàng)目軟件設(shè)計(jì)2.3.1項(xiàng)目功能分析2.3.2項(xiàng)目硬件設(shè)計(jì)2.3.3項(xiàng)目軟件設(shè)計(jì)(１)結(jié)構(gòu)描述方式(２)數(shù)據(jù)流描述方式(３)行為描述方式2.4項(xiàng)目實(shí)施與調(diào)試2.4.1項(xiàng)目實(shí)施2.4.2項(xiàng)目調(diào)試2.4.1項(xiàng)目實(shí)施一、設(shè)計(jì)輸入１．建立工程２．建立設(shè)計(jì)文件二、設(shè)計(jì)處理三、設(shè)計(jì)校驗(yàn)四、器件編程2.4.2項(xiàng)目調(diào)試一、電路調(diào)試撥動(dòng)撥碼開關(guān),查看發(fā)光二極管的亮滅情況,看是否符合選擇器的邏輯要求和設(shè)計(jì)要求.二、故障現(xiàn)象與分析(１)設(shè)置輸入端口所連接的撥碼開關(guān),撥動(dòng)選擇功能撥碼開關(guān),但LED燈不變化:引腳沒(méi)有分配好,需檢查重新分配引腳.(２)設(shè)置輸入端口所連接的撥碼開關(guān),撥動(dòng)選擇功能撥碼開關(guān),但LED燈亮滅情況錯(cuò)誤:電路設(shè)計(jì)邏輯有錯(cuò)誤,需檢查糾正錯(cuò)誤.2.5項(xiàng)目總結(jié)與拓展2.5.1項(xiàng)目總結(jié)2.5.2項(xiàng)目拓展2.5.1項(xiàng)目總結(jié)１．掌握VerilogHDL語(yǔ)言的基本組成２．掌握VerilogHDL語(yǔ)言的數(shù)據(jù)類型、運(yùn)算符和表達(dá)式３．掌握VerilogHDL語(yǔ)言的賦值語(yǔ)句、塊語(yǔ)句４．掌握VerilogHDL語(yǔ)言的條件語(yǔ)句、循環(huán)語(yǔ)句和結(jié)構(gòu)說(shuō)明語(yǔ)句2.5.2項(xiàng)目拓展１．采用VerilogHDL語(yǔ)言文本輸入法,設(shè)計(jì)實(shí)現(xiàn)一個(gè)４位２路數(shù)據(jù)選擇器.要求:使用３種邏