EDA數(shù)字鐘的設(shè)計(jì)實(shí)驗(yàn)報(bào)告

成績(jī)指導(dǎo)教師日期五邑大學(xué)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)課程名稱：EDA實(shí)驗(yàn) 院系名稱：信息工程學(xué)院 專(zhuān)業(yè)名稱：通信工程（物聯(lián)網(wǎng)）（一）實(shí)驗(yàn)?zāi)康模?/p>

設(shè)計(jì)并實(shí)現(xiàn)具有一定功能的數(shù)字鐘。掌握各類(lèi)計(jì)數(shù)器及它們相連的設(shè)計(jì)方法，掌握多個(gè)數(shù)碼管顯示的原理與方法,掌握FPGA的層次化設(shè)計(jì)方法，掌握VHDL語(yǔ)言的設(shè)計(jì)思想以及整個(gè)數(shù)字系統(tǒng)的設(shè)計(jì)。此數(shù)字鐘具有時(shí)，分，秒計(jì)數(shù)顯示功能，能實(shí)現(xiàn)清零，調(diào)節(jié)小時(shí)，分鐘以及整點(diǎn)報(bào)時(shí)的功能。

（二）實(shí)驗(yàn)器材：

計(jì)算機(jī)

一臺(tái)，EDA實(shí)驗(yàn)箱

一臺(tái)。

（三）實(shí)驗(yàn)原理：實(shí)驗(yàn)內(nèi)容：

1.正常的時(shí)、分、秒計(jì)時(shí)功能，分別由6個(gè)數(shù)碼管顯示24小時(shí)、60分鐘，60秒鐘的計(jì)數(shù)器顯示。

2.按鍵實(shí)現(xiàn)“校時(shí)”“校分”功能；

3.用揚(yáng)聲器做整點(diǎn)報(bào)時(shí)。當(dāng)計(jì)時(shí)到達(dá)59’50”時(shí)鳴叫。

方案：利用試驗(yàn)箱上的七段碼譯碼器（模式7），采用靜態(tài)顯示，系統(tǒng)時(shí)鐘選擇1Hz。整個(gè)系統(tǒng)可以是若干文件組成，用PORT

MAP

實(shí)現(xiàn)的方式；也可以是一個(gè)文件用多進(jìn)程方式實(shí)現(xiàn)；亦或者是用文本和圖形混合的方式實(shí)現(xiàn)；亦或者是用LPM參數(shù)化模塊實(shí)現(xiàn)。（五）實(shí)驗(yàn)步驟:

1.

新建一個(gè)文件夾,命名為shuzizhong.

2.

輸入源程序。打開(kāi)QuartusⅡ,選擇File→new命令。在New窗口中的DesignFiles欄選擇編譯文件-的語(yǔ)言類(lèi)型，這里選擇VHDL

File選項(xiàng)。然后在VHDL文本編譯窗口中輸入秒模塊程序。

秒模塊源程序如下：

library

ieee;use

SECOND

isport(clk,clr:in

std_logic;----時(shí)鐘/清零信號(hào)

sec1,sec0:out

std_logic_vector(3

downto

0);----秒高位/低位

co:out

std_logic);-------輸出/進(jìn)位信號(hào)end

SECOND;architecture

SEC

of

SECOND

isbeginprocess(clk,clr)variable

cnt1,cnt0:std_logic_vector(3

downto

0);---計(jì)數(shù)beginif

clr='1'

then----當(dāng)ckr為1時(shí)，高低位均為0cnt1:="0000";cnt0:="0000";elsif

clk'event

and

clk='1'

thenif

cnt1="0101"

and

cnt0="1000"

then----當(dāng)記數(shù)為58（實(shí)際是經(jīng)過(guò)59個(gè)記時(shí)脈沖）co<='1';----進(jìn)位cnt0:="1001";----低位為9elsif

cnt0<"1001"

then----小于9時(shí)cnt0:=cnt0+1;----計(jì)數(shù)elsecnt0:="0000";if

cnt1<"0101"

then----高位小于5時(shí)cnt1:=cnt1+1;elsecnt1:="0000";co<='0';end

if;end

if;end

if;sec1<=cnt1;sec0<=cnt0;end

process;end

SEC;

3.文件存盤(pán)。選擇File→Save

As命令，找到已經(jīng)設(shè)立的文件夾，存盤(pán)文件名應(yīng)與實(shí)體名一致。

4.創(chuàng)建工程。打開(kāi)并建立新工程管理窗口，選擇File→New

Project

Wizard命令，即彈出設(shè)置窗口，命名為57。

5.將設(shè)計(jì)文件加入工程中。單擊Next按鈕，在彈出的對(duì)話框中單擊File欄后的按鈕，單擊Add

All按鈕，將與工程相關(guān)的所有VHDL文件都加入此工程。

6.選擇目標(biāo)芯片。單擊Next按鈕，選擇目標(biāo)器件，首先在Device

Family下拉列表框中選擇Cyclone系列。分別選擇Package為T(mén)QFP,Pincount為144和Speed

grade為8,選擇此系列的具體芯片為EP3C5E144C8。

7.工具設(shè)置。單擊Next按鈕后，彈出的下一個(gè)窗口是EDA工具設(shè)置窗口—EDA

Tool

Settings.

8.結(jié)束設(shè)置。再單擊Next按鈕后即彈出工程設(shè)置統(tǒng)計(jì)窗口，單擊Finish按鈕，即已設(shè)定好此工程。

9.全程編譯。選擇Processing→Start

Compilation命令，啟動(dòng)全程編譯。

10.編譯成功后，將VHDL文件設(shè)置成可調(diào)用的文件。在秒模塊程序文件SECOND處于打開(kāi)的情況下，選擇菜單File→Creat/Update→Creat

Symbol

Files

for

Current

File，進(jìn)行封裝（元件文件名為SECOND）,以便在高層次設(shè)計(jì)中調(diào)用。同時(shí)，在編譯成功的基礎(chǔ)上，選擇Processing中的Generate

Functional

Simuliation

Netlist生成仿真文件，以方便之后的仿真使用。

11.

選擇File→new命令。在New窗口中的DesignFiles欄選擇編譯文件的語(yǔ)言類(lèi)型，這里選擇VHDL

File選項(xiàng)。然后在VHDL文本編譯窗口中輸入分模塊程序。然后對(duì)分模塊程序進(jìn)行保存、編譯，封裝成可調(diào)用的文件，取名為minute。分模塊的源程序如下：

library

ieee;

use

MINUTE

isport(en,setmin,clr,clk:in

std_logic;----時(shí)鐘/清零信號(hào)

MIN1,MIN0:out

std_logic_vector(3

downto

0);----秒高位/低位

co:out

std_logic);-------輸出/進(jìn)位信號(hào)end

MINUTE;architecture

MIN

of

MINUTE

isbeginprocess(en,setmin,clr,clk)variable

cnt1,cnt0:std_logic_vector(3

downto

0);---計(jì)數(shù)beginif

clr='1'

then----當(dāng)ckr為1時(shí)，高低位均為0cnt1:="0000";cnt0:="0000";elsif(clk'event

and

clk='1')

thenif

(en='1'

or

setmin='1')

thenif

cnt1="0101"

and

cnt0="1000"

then----當(dāng)記數(shù)為58（實(shí)際是經(jīng)過(guò)59個(gè)記時(shí)脈沖）co<='1';----進(jìn)位cnt0:="1001";----低位為9elsif

cnt0<"1001"

then----小于9時(shí)cnt0:=cnt0+1;----計(jì)數(shù)elsecnt0:="0000";if

cnt1<"0101"

then----高位小于5時(shí)cnt1:=cnt1+1;elsecnt1:="0000";co<='0';end

if;end

if;end

if;end

iF;MIN1<=cnt1;MIN0<=cnt0;end

process;end

MIN;

12.

選擇File→new命令。在New窗口中的DesignFiles欄選擇編譯文件的語(yǔ)言類(lèi)型，這里選擇VHDL

File選項(xiàng)。然后在VHDL文本編譯窗口中輸入小時(shí)模塊程序。然后對(duì)分模塊程序進(jìn)行保存、編譯，封裝成可調(diào)用的文件,取名為HOUR.

小時(shí)模塊的源程序：

library

ieee;use

hour

isport(reset,en

,sethour,clk

:

in

std_logic;

daout

:

out

std_logic_vector(7

downto

0));end

HOUR;architecture

behav

of

HOUR

issignal

count

:

std_logic_vector(3

downto

0);signal

counter

:

std_logic_vector(3

downto

0);beginp1:

process(reset,sethour,en)beginif

reset='1'

then

count<="0000";

counter<="0000";

elsif(clk'event

and

clk='1')

then

if

(en='1'

or

sethour

='1')

then

if

(counter<2)

then

if

(count=9)

then

count<="0000";

counter<=counter

+

1;

else

count<=count+1;

end

if;

else

if

(count=3)

then

count<="0000";

counter<="0000";

else

count<=count+1;

end

if;

end

if;

end

if;

end

if

;

end

process;daout(7

downto

4)<=counter;daout(3

downto

0)<=count;end

behav;

13.

繪制原理圖。選擇File→new命令。在New窗口中的DesignFiles欄選擇編譯文件的語(yǔ)言類(lèi)型，這里選擇Block

Diagram/Schematic選項(xiàng),按OK按鈕后將打開(kāi)原理圖編輯窗口。雙擊原理圖編輯窗口任何位置，彈出輸入文件的對(duì)話框，分別在Name欄鍵入元件名input、SECOND、minute、HOUR和輸出引腳output，并用單擊拖動(dòng)的方法參考電路圖接好電路,作為本項(xiàng)工程的頂層電路原理設(shè)計(jì)圖。

14.全程編譯。選擇Processing→Start

Compilation命令，啟動(dòng)全程編譯。

15.引腳鎖定。

選擇Assignments→Assignments

Edi按模式七設(shè)置設(shè)置相應(yīng)引腳。

16.

編譯文件下載。打開(kāi)編程窗和配置文件。首先將適配板上的JTAG口和USB或并口通信線連好，打開(kāi)電源，在工程管理窗口選擇Tool→Programmer命令，彈出如圖所示的編程窗口，編程模式選擇JPEG，并選中下載文件右側(cè)的第一個(gè)小方框。

17.設(shè)置編程器。選擇USB-Blaster，單擊左上角的Hardware

Setup按鈕，在彈出的窗口中設(shè)置下載接口方式。向FPGA下載SOF文件前，要選擇打鉤Program/Configure項(xiàng)，最后單擊下載標(biāo)示符Start按鈕，即進(jìn)入對(duì)目標(biāo)器件FPGA的配置下載操作。當(dāng)Progress顯示出100%以及在底部的處理欄中出現(xiàn)“Configuration

Succeeded”時(shí)，便是編程成功。

18.觀察數(shù)碼管的秒、分鐘和小時(shí)的情況。（六）實(shí)驗(yàn)結(jié)果：秒模塊編譯成功：

生成波形文件成功：仿真成功：數(shù)字鐘編譯成功：仿真成功：選擇芯片類(lèi)型：引腳鎖定：下