三章組合邏輯電路

概述一、組合邏輯電路的特點=F0（I0、I1…,In-1）=F1（I0、I1…,In-1）=F1（I0、I1…,In-1）1.邏輯功能特點

電路在任何時刻的輸出狀態(tài)只取決于該時刻的輸入狀態(tài)，而與原來的狀態(tài)無關。2.電路結構特點(1)輸出、輸入之間沒有反饋延遲電路(2)不包含記憶性元件(觸發(fā)器)，僅由門電路構成I0I1In-1Y0Y1Ym-1組合邏輯電路1二、組合電路邏輯功能的表示方法真值表，卡諾圖，邏輯表達式，時間圖(波形圖)三、組合電路分類①

按邏輯功能不同：加法器比較器編碼器譯碼器數(shù)據(jù)選擇器和分配器只讀存儲器②

按開關元件不同：CMOSTTL③

按集成度不同：SSIMSILSIVLSI233.1組合電路的分析方法和設計方法3.1.1組合電路的基本分析方法一、分析方法邏輯圖邏輯表達式化簡真值表說明功能分析目的：①

確定輸入變量不同取值時功能是否滿足要求；③

得到輸出函數(shù)的標準與或表達式，以便用MSI、

LSI實現(xiàn)；④

得到其功能的邏輯描述，以便用于包括該電路的系統(tǒng)分析。②

變換電路的結構形式(如：與或與非-與非)；4二、分析舉例[例]分析圖中所示電路的邏輯功能表達式真值表ABCY000001010011ABCY10010111011111000000功能判斷輸入信號極性是否相同的電路—符合電路ABC&&≥1[解]5[例3.1.1]分析圖中所示電路的邏輯功能，輸入信號A、B、C、D是一組二進制代碼。&&&&&&&&&&&&ABCDY[解](1)逐級寫輸出函數(shù)的邏輯表達式WX6[例3.1.1]分析圖中所示電路的邏輯功能，輸入信號A、B、C、D是一組二進制代碼。&&&&&&&&&&&&ABCDYWX[解](2)化簡7[例3.1.1]分析圖中所示電路的邏輯功能，輸入信號A、B、C、D是一組二進制代碼。(3)列真值表ABCDABCDYY00000001001000110100010101100111100010011010101111001101111011111111111100000000(4)功能說明：當輸入四位代碼中1的個數(shù)為奇數(shù)時輸出為1，為偶數(shù)時輸出為0—檢奇電路。[解]83.1.2組合電路的基本設計方法一、設計方法邏輯抽象列真值表寫表達式化簡或變換畫邏輯圖邏輯抽象：①根據(jù)因果關系確定輸入、輸出變量②狀態(tài)賦值—用0

和1

表示信號的不同狀態(tài)③根據(jù)功能要求列出真值表

根據(jù)所用元器件(分立元件或集成芯片)的情況將函數(shù)式進行化簡或變換?；喕蜃儞Q：9①設定變量：二、設計舉例

[例3.1.2]

設計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。[解]輸入A、B、C

，輸出Y②狀態(tài)賦值：A、B、C=0表示輸入信號為低電平Y=0表示

輸入信號中多數(shù)為低電平(1)邏輯抽象A、B、C=1表示

輸入信號為高電平Y=1表示

輸入信號中多數(shù)為高電平10

[例3.1.2]

設計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。[解]③列真值表(2)寫輸出表達式并化簡最簡與或式最簡與非-與非式ABCY00000101001110010111011100010111二、設計舉例

[例3.1.2]

設計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。11二、設計舉例

[例3.1.2]

設計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。[解](3)畫邏輯圖—用與門和或門實現(xiàn)ABYC&&≥1&—用與非門實現(xiàn)&12[例]設計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠燈只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關人員修理。[解](1)邏輯抽象輸入變量：1--亮0--滅輸出變量：R（紅）Y（黃）G（綠）Z（有無故障）1--有0--無列真值表RYGZ00000101001110010111011110010111(2)卡諾圖化簡RYG01000111101111113[例]設計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關人員修理。[解](3)畫邏輯圖&1&&&11≥1RGYZ143.2加法器和數(shù)值比較器3.2.1加法器一、半加器和全加器1.半加器（HalfAdder）兩個

1位二進制數(shù)相加不考慮低位進位。0001101100101001真值表函數(shù)式Ai+Bi=Si

(和)

Ci(進位)16邏輯圖曾用符號國標符號半加器（HalfAdder）Si&AiBi=1CiΣCOSiAiBiCiHASiAiBiCi函數(shù)式172.全加器（FullAdder）兩個

1位二進制數(shù)相加，考慮低位進位。Ai+Bi

+Ci-1(低位進位)

=Si

(和)

Ci

(向高位進位)1011---A1110---B+---低位進位100101111真值表標準與或式（一位）ABCi-1000001010011100101110111SiCiABCi-1SiCi0010100110010111---S高位進位←018卡諾圖全加器（FullAdder）ABC01000111101111SiABC01000111101111Ci圈

“0

”最簡與或式圈

“1

”19邏輯圖(a)用與門、或門和非門實現(xiàn)曾用符號國標符號ΣCOCISiAiBiCi-1CiFASiAiBiCi-1Ci&&&&&&&≥1111AiSiCiBiCi-1≥120(b)用與或非門和非門實現(xiàn)&≥1&≥1111CiSiAiBiCi-121分類：加法器比較器編碼器譯碼器數(shù)據(jù)選擇器和分配器分析方法邏輯圖邏輯表達式化簡真值表說明功能設計方法邏輯抽象列真值表寫表達式化簡或變換畫邏輯圖23復習半加器（HalfAdder）ΣCOSiAiBiCiSi&AiBi=1Ci全加器（FullAdder）ΣCOCISiAiBiCi-1Ci243.集成全加器TTL：74LS183CMOS：C661雙全加器（兩位）74LS183VCC2Ai2Bi

2Ci-12Ci2Si

VCC2A2B2CIn

2COn+12F1A1B1CIn1FGND1Ai1Bi1Ci-11Si地1Ci1234567141312111098C661VDD2Ai2Bi

2Ci-11Ci1Si

2Si

1Ci-12Ci

1Ai1Bi

VSS25二、加法器（Adder）實現(xiàn)多位二進制數(shù)相加的電路1.4位串行進位加法器特點：電路簡單，連接方便速度低=4tpdtpd

—1位全加器的平均傳輸延遲時間C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI262.超前進位加法器

作加法運算時，總進位信號由輸入二進制數(shù)直接產(chǎn)生?！攸c優(yōu)點：速度快缺點：電路比較復雜27邏輯結構示意圖集成芯片CMOS：CC4008TTL：7428374LS283超前進位電路ΣS3ΣS2ΣS1ΣS0C3A3B3A2B2A1B1A0B0C0-1CICICICI283.2.2數(shù)值比較器（DigitalComparator）一、1位數(shù)值比較器00011011010001100010真值表函數(shù)式邏輯圖—用與非門和非門實現(xiàn)AiBiLiGiMiLi(A>B)Gi(A=B)Mi(A<B)=Ai⊙Bi1位比較器AiBiAi&1&1&BiMiGiLi29二、4位數(shù)值比較器A=A3A2A1A0A>BL=1A=BM=1A<BG=1真值表比較輸入輸出A3

B3A2

B2A1

B1A0B0

LGM>

100=>

100==>

100===>100====010<

001=<

001==<

001===<001B=B3B2B1B0LGM4位數(shù)值比較器A3B3A2B2

A1B1A0B030&&1&1&&1&1&&1&1&≥1

≥1&1&1&≥1

≥1

MLGA2A1B3A3B2B1B0≥1

A0G=G3G2G1G04位數(shù)值比較器M=M3+G3M2+G3G2M1+G3G2G1M0L=M+G1位數(shù)值比較器AiMiBiAi⊙BiAiBiLiGiAiBi&1&1&31比較輸入級聯(lián)輸入輸出A3B3A2B2A1B1A0B0A<BA=BA>BFA<BFA=BFA>B>

001=>

001==>

001===>

001====001001====010010====100100<

100=<

1004位集成數(shù)值比較器的真值表級聯(lián)輸入：供擴展使用，一般接低位芯片的比較輸出，即接低位芯片的FA<B

、FA=B

、FA>B

。32擴展：級聯(lián)輸入

集成數(shù)值比較器

74LS85(TTL)

兩片4位數(shù)值比較器74LS85

A<BA=BA>B74LS85

A<BA=BA>BVCCA3

B2

A2

A1

B1

A0

B0B3

A<BA=BA>B

FA>BFA=BFA<B地12345678161514131211109748574LS85比較輸出1→8位數(shù)值比較器低位比較結果高位比較結果

FA<B

FA=B

FA>B

FA<B

FA=BFA>BB7

A7

B6

A6

B5

A5

B4

A4B3

A3

B2

A2

B1

A1

B0

A033CMOS芯片設置A>B只是為了電路對稱，不起判斷作用B7

A7

B6

A6

B5

A5

B4

A4

FA<BFA=BFA>BCC14585

A<BA=BA>BB3

A3

B2

A2

B1

A1

B0

A0

FA<BFA=BFA>BCC14585

A<BA=BA>B

集成數(shù)值比較器CC15485(CMOS)擴展：

兩片4位→8位VDDA3

B3

FA>B

FA<B

B0

A0

B1B2

A2

FA=BA>BA<BA=BA1VSS12345678161514131211109CC14585

C6631低位比較結果高位比較結果1343.3編碼器和譯碼器3.3.1編碼器（Encoder）編碼：用文字、符號或者數(shù)字表示特定對象的過程（用二進制代碼表示不同事物）二進制編碼器二—十進制編碼器分類：普通編碼器優(yōu)先編碼器2n→n10→4或Y1I1編碼器Y2YmI2In代碼輸出信息輸入編碼器框圖36一、二進制編碼器用n

位二進制代碼對N=2n

個信號進行編碼的電路3位二進制編碼器(8線-3線)編碼表函數(shù)式Y2=I4

+

I5

+

I6+

I7Y1

=I2

+

I3+

I6

+

I7Y0=I1

+

I3+

I5

+

I7輸入輸出

I0

I7是一組互相排斥的輸入變量，任何時刻只能有一個端輸入有效信號。輸入輸出00000101001

11001011

101

1

1Y2

Y1

Y0I0I1I2I3I4I5I6I73位二進制編碼器I0I1I6I7Y2Y1Y0I2I4I5I337函數(shù)式邏輯圖—用或門實現(xiàn)—用與非門實現(xiàn)Y0

Y1

Y2≥1≥1≥1I7

I6

I5

I4

I3I2

I1I0

&&&Y0

Y1

Y238優(yōu)先編碼：允許幾個信號同時輸入，但只對優(yōu)先級別最高的進行編碼。優(yōu)先順序：I7

I0編碼表輸入輸出

I7I6

I5I4

I3

I2I1

I0Y2Y1

Y01

11101

11000

1

101000

1

1000000

1

01100000

1

010000000

1

0010000000

1000函數(shù)式2.3位二進制優(yōu)先編碼器39輸入輸出為原變量邏輯圖輸入輸出為反變量Y2Y1Y0≥1≥1≥1&&111111111111111I7I6I5I4I3I2I1I040用4位二進制代碼對0~9

十個信號進行編碼的電路。1.8421BCD編碼器2.8421BCD優(yōu)先編碼器3.集成10線-4線優(yōu)先編碼器（7414774LS147）三、幾種常用編碼1.二-十進制編碼8421碼余3碼2421碼5211碼余3循環(huán)碼右移循環(huán)碼循環(huán)碼（反射碼或格雷碼）ISO碼ANSCII（ASCII）碼二、二-十進制編碼器2.其他二-十進制編碼器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y3413.3.2譯碼器（Decoder）編碼的逆過程，將二進制代碼翻譯為原來的含義一、二進制譯碼器(BinaryDecoder)

輸入n位二進制代碼如：2線—4線譯碼器3線—8線譯碼器4線—16線譯碼器A0Y0A1An-1Y1Ym-1二進制譯碼器……輸出m個信號m=2n421.3位二進制譯碼器(3線–8線)真值表函數(shù)式A0Y0A1A2Y1Y73位二進制譯碼器…00000001

00000010000001000000100000010000001000000100000010000000000001010011100101110111433線-8線譯碼器邏輯圖000—輸出低電平有效工作原理：11111101&Y7&Y6&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111111A2A1A000111110111010101111110111110111110011111011101111111101101101111111101111111442.集成3線–8線譯碼器

--74LS138引腳排列圖功能示意圖輸入選通控制端芯片禁止工作芯片正常工作VCC地1324567816151413121110974LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y774LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY7453.二進制譯碼器的級聯(lián)兩片3線–8線4線-16線Y0Y7Y8Y1574LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA高位Y7A0

A1

A2

A3

74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA低位Y710工作禁止有輸出無輸出1禁止工作無輸出有輸出0781546三片3線-8線5線-24線（1）（2）（3）輸出工

禁禁禁

工

禁禁禁

工00011011禁禁禁全為174LS138(1)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY0Y7Y774LS138(3)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY16Y7Y2374LS138(2)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY8Y7Y15A0A1A2A3A4………………147功能特點：輸出端提供全部最小項電路特點：與門(原變量輸出)與非門(反變量輸出)4.二進制譯碼器的主要特點二、二-十進制譯碼器(Binary-CodedDecimalDecoder)將BCD

碼翻譯成對應的十個輸出信號集成4線–10線譯碼器：744274LS4248半導體顯示(LED)液晶顯示(LCD)共陽極每字段是一只發(fā)光二極管三、顯示譯碼器數(shù)碼顯示器aebcfgdabcdefgR+5VYaA3A2A1A0+VCC+VCC顯示譯碼器共陽YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000—低電平驅(qū)動01110001111100000000001001000010049共陰極abcdefgR+5VYaA3A2A1A0+VCC顯示譯碼器共陰YbYcYdYeYfYg—高電平驅(qū)動00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd50驅(qū)動共陰極數(shù)碼管的電路—輸出高電平有效YaYbYcYdYeYfYgA3A2A1A0≥1≥11≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥111151驅(qū)動共陽極數(shù)碼管的電路A3A2A1A0YaYbYcYdYeYfYg—輸出低電平有效&&1&&&&&&&&&&&&&&&&&111&1523.4.1數(shù)據(jù)選擇器

(DataSelector)能夠從多路數(shù)據(jù)輸入中選擇一路作為輸出的電路一、4選1數(shù)據(jù)選擇器輸入數(shù)據(jù)輸出數(shù)據(jù)選擇控制信號A0Y4選1數(shù)據(jù)選擇器D0D3D1D2A11.邏輯抽象00011011D0D1D2D3D000D0DA1

A0真值表D101D210D311Y

D1D2D32.邏輯表達式543.4數(shù)據(jù)選擇器和分配器一、4選1數(shù)據(jù)選擇器2.邏輯表達式3.邏輯圖1&≥11YA11A0D0D1D2D300011011=D0=D1=D2=D355╳

╳

╳二、集成數(shù)據(jù)選擇器1.8選1數(shù)據(jù)選擇器7415174LS1517425174LS251引腳排列圖功能示意圖VCC地1324567816151413121110974LS151D4D5D6D7A0A1A2D3D2D1D0YYSMUXD7A2D0A0A1SYY……禁止使能10000D0

D0

D1

D1

D2

D2

D3

D3

D4

D4

D5

D5

D6

D6

D7

D7

00101001110010111011110

A2

A0—地址端D7

D0—數(shù)據(jù)輸入端562.集成數(shù)據(jù)選擇器的擴展兩片8選1（74151）16選1數(shù)據(jù)選擇器A2A1A0A3D15D8≥1Y1S74151(2)D7A2D0ENA0A1YY2……D7D074151(1)D7A2D0ENA0A1SYY1……低位高位0

禁止使能070D0

D7

D0

D7

1

使能禁止D8

D15

0D8

D15

570四片8選1（74151）32選1數(shù)據(jù)選擇器1/274LS139SA4A3A2A1A0&Y方法：74LS139雙2線-4線譯碼器74151(4)D7A2D0ENA0A1S4Y374151(1)D7A2D0ENA0A1D0S1Y074151(2)D7A2D0ENA0A1S2Y174151(3)D7A2D0ENA0A1S3Y2…………D7D8D15D16D23D24D31…………11

1

1

1

07禁止禁止禁止禁止0001

1

1

0

禁止禁止禁止使能

01禁止禁止使能

禁止禁止使能

禁止禁止使能

禁止禁止禁止1011D0

D7

D8

D15

D16

D23

D24

D311

1

0

1

1

0

1

1

0

1

1

1

58（1）（2）（3）（4）輸出信號00工禁禁禁01禁工禁禁10禁禁工禁11禁禁禁工四片8選1（74151）32選1數(shù)據(jù)選擇器真值表（使用

74LS139雙2線-4線譯碼器）3.4.2數(shù)據(jù)分配器

(DataDemultiplexer)將

1路輸入數(shù)據(jù)，根據(jù)需要分別傳送到

m個輸出端一、1路-4路數(shù)據(jù)分配器數(shù)據(jù)輸入數(shù)據(jù)輸出選擇控制00011011D0000D0000D0000D&Y0&Y1&Y2&Y31A11A1DDA01路-4路數(shù)據(jù)分配器Y0Y3Y1Y2A1真值表函數(shù)式邏輯圖61二、集成數(shù)據(jù)分配器用

3線-8線譯碼器可實現(xiàn)

1路-8

路數(shù)據(jù)分配器數(shù)據(jù)輸出

S1—數(shù)據(jù)輸入（D）地址碼

數(shù)據(jù)輸入(任選一路)S2—數(shù)據(jù)輸入（D）74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY7623.5用

MSI實現(xiàn)組合邏輯函數(shù)3.5.1

用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)一、基本原理和步驟1.原理：選擇器輸出為標準與或式，含地址變量的全部最小項。例如

而任何組合邏輯函數(shù)都可以表示成為最小項之和的形式，故可用數(shù)據(jù)選擇器實現(xiàn)。4選18選1642.基本步驟(1)根據(jù)n=k-1

確定數(shù)據(jù)選擇器的規(guī)模和型號(n

—選擇器地址碼，k

—函數(shù)的變量個數(shù))(2)寫出函數(shù)的標準與或式和選擇器輸出信號表達式(3)對照比較確定選擇器各個輸入變量的表達式(4)根據(jù)采用的數(shù)據(jù)選擇器和求出的表達式畫出連線圖。65二、應用舉例[例3.5.1]用數(shù)據(jù)選擇器實現(xiàn)函數(shù)[解](2)標準與或