計算機組成原理ch03內(nèi)部存儲器

第三章內(nèi)部存儲器

■馮?諾依曼結(jié)構(gòu)（馮?諾依曼計算機）

■存儲程序和程序控制

■控制器為中心

■現(xiàn)代計算機中，存儲器處于全機中心地位

-1計算機正在執(zhí)行的程序和數(shù)據(jù)均存放在存儲器

■（除暫存于CPU寄存器）

■CPU直接從存儲器取指令或存取數(shù)據(jù)

?2計算機系統(tǒng)中輸入輸出設(shè)備數(shù)量增多，數(shù)據(jù)傳送速度加快

■采用直接存儲器存?。―MA）技術(shù)和I/O通道技術(shù)，在存儲

器與輸入輸出系統(tǒng)之間直接傳送數(shù)據(jù)

■3共享存儲器的多處理機

■利用存儲器存放共享數(shù)據(jù)，實現(xiàn)處理機之間的通信，加

強存儲器作為全機中心的地位

1

tigerFebruary2010

第三章內(nèi)部存儲器

■中央處理器由高速器件組成，指令的執(zhí)行速度基本上取決于

主存儲器的速度

-計算機解題能力的提高

■應(yīng)用范圍的日益廣泛

?系統(tǒng)軟件的日益豐富

■與主存儲器的技術(shù)發(fā)展密切相關(guān)

占-m

F三

==

一S_

mH

5=三

-5二=

二=

5三=.==.

三;=

三

=二￡s

-5三==

三

=三^

=二=

工

m污t=v4==.

n三=

三

三

第2

■鬲

>二~

彈砂"

爐

:=去

3兀C

■*.

，.i-3.

二

IlhiTI

2

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第三章內(nèi)部存儲器

?3」存儲器概述

■32SRAM存儲器

■33DRAM存儲器

■34只讀存儲器和閃速存儲器

,3.5并行存儲器

■36cache存儲器

3

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3.1存儲器概述

?3.L1存儲器分類

■3.1.2存儲器的分級結(jié)構(gòu)

■3.L3存儲器的技術(shù)指標

4

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■存儲位/存儲元存放一位二進制位的電路或材料單元

■存儲單元若干個存儲元組成一個存儲單元

?存儲器若干個存儲單元

■1.按存儲介質(zhì)分

■半導(dǎo)體存儲器：用半導(dǎo)體器件組成的存儲器

■磁表面存儲器：用磁性材料做成的存儲器

■2,按存取方式分

■隨機存儲器：任何存儲單元的內(nèi)容都能被隨機存取，且存

取時間和存儲單元的物理位置無關(guān)

■順序存儲器：只能按某種順序來存取，存取時間和存儲單

元的物理位置有關(guān)

5

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■3.按存儲內(nèi)容的可變性分

■只讀存儲器(ROM)：存儲的內(nèi)容是固定不變的，只能讀出而

不能寫入的半導(dǎo)體存儲器

■隨機讀寫存儲器(RAM)：既能讀出又能寫入的半導(dǎo)體存儲器

■BIOS(CMOS?):ROM^EPROM^E2PROM^FIashROM

.4按信息易失性分

■易《殍存儲器：斷電后信息即消失的存儲器

■非易失性存儲器：斷電后仍能保存信息的存儲器

■5,按系統(tǒng)中的作用分

■主存儲器

■輔助存儲器

■高速緩沖存儲器

■控制存儲器

6

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■對存儲器的要求是：容量大，速度快，（位）成本低

■為解決三者之間的矛盾，采用多級存儲器體系結(jié)構(gòu)

■即高速緩沖存儲器、主存儲器和外存儲器

速度快容量小（位）成本高

▲

CPU寄存器

cache

虛存

主:存

磁盤cache

磁盤

磁帶光盤

慢大低

7

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■存儲器的用途和特點

名稱簡稱用途特點

存取速度快

高速緩沖存儲器cache高速存取指令和數(shù)據(jù)

存儲容量小

存放計算機運行期間存取速度較快

主存儲器主存

的大量程序和數(shù)據(jù)存儲容量不大

存放系統(tǒng)程序和大型存儲容量大

外存儲器外存

數(shù)據(jù)文件及數(shù)據(jù)庫位成本低

8

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■主存儲器的性能指標

指標含義表現(xiàn)單位

字數(shù)

存儲容量一個存儲器可容納的存儲單元總數(shù)存儲空間的大小

字節(jié)數(shù)

發(fā)出讀（寫）操作命令到該操作完成，

存取時間數(shù)據(jù)出現(xiàn)在數(shù)據(jù)總線上的一次存儲主存的速度ns

器操作所經(jīng)歷的時間

連續(xù)啟動兩次操作所需間隔的最小

存儲周期主存的速度ns

時間

位/秒

存儲器帶寬單位時間里存儲器所存取的信息量數(shù)據(jù)傳輸速率

字節(jié)/秒

■字WORD

■字節(jié)Byte字節(jié)/秒Byte/sB/s

■位bit位/秒bit/sb/s

字節(jié)B或KB或MB或GB或TB

千字節(jié)1KB=21OB=1O24B

百萬字節(jié)1MB=21OKB=22OB

十億字節(jié)1GB=21OMB=22OKB=23OB

萬億字節(jié)lTB=210GB=220MB=230KB=240B

ls=1000mslms=JLISl|ns=1000nslns=10-9s

IOOO9

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■可靠性

■通常用平均無故障時間MTBF(MeanTimeBetweenFailures)

來裝在

■MTBF指連續(xù)兩次故障之間的平均時間間隔

■MTBF越長，意味著主存的可靠性越高

■半導(dǎo)體存儲器由于采用大規(guī)模集成電路結(jié)構(gòu)，對電磁場及

溫度等變化的抗干擾性較強，可靠性較高，平均故障時間

為幾千小時以上

■功耗

■半導(dǎo)體存儲器的功耗包括“維持功耗”和“操作功耗”

■在保證速度的前提下應(yīng)盡可能地減小功耗，特別是要減小

“維持功耗”

■

■指南一片若干平方毫米的芯片上能集成多少個存儲位

■每個存儲位存儲一個二進制位，所以集成度常表示為位/片

■典型產(chǎn)品的集成度有1K位/片、4K位/片、16K位/片、64K

位/片、256K位/片等

■超大規(guī)模集成電路存儲器的集成度達128M位/片，…，

1Gbit/片10

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DDR

■SDRAM(SynchronousDynamicRandomAccessMemory)同步

動態(tài)隨機存儲器一

■DIMM(DualIn-lineMemoryModule)：雙面引腳

M

■DDR(DoubleDataRate)：雙數(shù)據(jù)速率

uunj-TJTT_n_nL_r

■PC1600DDR200Corefrequency=100MHzClod<Freq=100MHzDataFreq=100MHz

■PC2100DDR266

.PC2600DDR333

.PC3200DDR400

DDRI

■mTLT^LTJT_TLT

■DDR:2bitprefetchCorefrequency=100MHzClockFreq=100MHzDataFreq=200MHz

#ofPre-fetch

Int.DataBusDQport

DDRII

njiTLErnnm

Corefrequency=100MHzClod<Freq=200MHzDataFreq=400MHz

Memory

DataBus

Cell

Array

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DDR333的帶寬

■外頻=333/2(MHz)=166MHz

■DDR在訪問周期的上升下降沿各發(fā)送一次數(shù)據(jù)

■位寬=64bit

■帶寬=(333/2)MHz*2*64bit/(8bit/Byte)

=2600MB/s

=2.6GB/s

12

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測驗：求DDR400的帶寬

13

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第三章內(nèi)部存儲器

?3」存儲器概述

■3.2SRAM存儲器

■33DRAM存儲器

■3.4只讀存儲器和閃速存儲器

?3.5并行存儲器

■36cache存儲器

■0和1的世界

■數(shù)據(jù)的表示——機器碼---------加減運算-------運算器

■裝入----------運算的準備------運算的方法——電路

■第二章

■數(shù)據(jù)——人類世界的表示

■運算器----處理

?存儲？

■第三章

14

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3.2隨機讀寫存儲器

■32/基本的靜態(tài)存儲元陣列

■322基本的SRAM邏輯結(jié)構(gòu)

?3.2.3讀/寫周期

15

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■電工-阻容電路計算某點電位

■電子技術(shù)-晶體管，發(fā)射極、集電極、基極

■數(shù)字電路、數(shù)字邏輯-0、1;高電平、低電平；導(dǎo)通（電阻->0）、截止（電阻->00）

■T5、T6、T7、T8四個控制管等效于開關(guān)，四個開關(guān)都接通后才可讀寫

■讀-檢測，被動，檢測電路等效于萬用表、電阻，差動檢測

■寫一灌、貓高龜彳立拉A點電位，主而

■Tl、T2相互抬高或拉低,雙穩(wěn)；A高B低/A低B高,互補；I/O、1/0#為1、0或0、1,互補6

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寫操作，讀操作

■寫T

■通過X、Y線開啟T5、T6、TAT8四個控制管

■在I/O線上輸入高電位，在正線上輸入低電位

■把高、低電位分別加在A,B點

■使T1管截止，T2管導(dǎo)通

■將寫入存儲元

■寫W

■通過X、Y線開啟T5、T6、T7>T8四個控制管

■在i/o線上輸入低電位，在176■線上輸入高電位

■把低、高電位分別加在A,B點

■使T1管導(dǎo)通,T2管截止

■將"0”信息寫入了存儲元

■讀操作

■通過X、Y線開啟T5、T6、T7、T8四個控制管_

-A,B鳴的電位分別通過位線D與6送到I/O與I/O

■I/O與I/O線接一個差動讀出放大器，從其電流方向可以判知

所存信息是”1“還是“0”17

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3.2.2基本的SRAM邏輯結(jié)構(gòu)

■一個SRAM存儲器

■存儲體、讀寫(I/O)電路、地址譯碼(X、Y)電路和控制電路

<--------------輸出驅(qū)動

輸出

輸入

讀/寫片選

A6A7Al1

18

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1存儲體

-一個基本存儲元電路只能存儲一個二進制位

■將基本的存儲元電路有規(guī)則地組織起來，就是存儲體

?存儲體有不同的組織形式

-各個字的同一位組織在一個芯片

■各個字的4位組織在一個芯片，如21141K*4

■各個字的8位組織在一個芯片，如61162K*8

■如上頁圖

?存儲體將4096個字的同一位組織在一個芯片

■4096通常排列成矩陣形式，如64*64,由行選、列選線選

中所需的單元

?16個片子組成4096*16的存儲器

19

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2地址譯碼器

■單譯碼方式

■適用于小容量存儲器中，只有一個譯碼器

■地址數(shù)2人n,字（行，X）線數(shù)2人n,歹U（位，Y）不作選擇

A地

址

A譯

A碼

器

A

20

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2地址譯碼器

■雙譯碼方式

■地址譯碼器分成X、Y兩個，可減少選擇線的數(shù)目

■地址數(shù)2人（AX+AY）,字（行，AX）線數(shù)2人AX,位（歹U,AY）線

數(shù)"AY

AO

Al

A2

A3

A4

A5

A6A7A8A9A1OAl1

21

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■3驅(qū)動器

■雙譯碼結(jié)構(gòu)中，在譯碼器輸出后加驅(qū)動器，驅(qū)動掛在各條X

方向選擇線上的所有存儲元電路

■4I/O電路

■處于數(shù)據(jù)總線和被選用的單元之間，控制被選中的單元讀

出或?qū)懭?，放大信?/p>

■5片選

■在地址選擇時，首先要選片，只有當(dāng)片選信號有效時，此片

所連的地址線才有效

■6輸出驅(qū)動電路

■將幾個芯片的數(shù)據(jù)線并聯(lián)來擴展存儲器的容量

■讀出數(shù)據(jù)或?qū)懭霐?shù)據(jù)都通過三態(tài)輸出緩沖器連接雙向的數(shù)

據(jù)總線

22

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■2114-1024*4(1K*4)的存儲器

■4096個基本存儲單元，排成64*64(64*16*4)的矩陣

■需10根地址線尋址

■X譯碼器輸出64根選擇線，分別選擇1-64行

■Y譯碼器輸出16根選擇線，分別選擇1-16列控制各列的位線

控制門

弓版圖

?8

47

國6%

A1

A5-AB

A1

①4為

A1

Ai3I/Q

A1

A2I/Q

Ai

A1I/Q

cs0IQ

GNDWE

23

tigerFebruary2010

A

A3

A4行'Vcc

5

A選64x64存儲矩陣GND

A6(64x16x4)

A7擇

8

I/O1-0-

輸入列電路

I/O2-0-I/O

數(shù)據(jù)列選擇―

I/O3-0-^控制

I/O4-o->--

雙向數(shù)據(jù)總線

24

tigerFebruary2010

■與CPU連接時，CPU的控制信號與存儲器的讀、寫周期之間的

配合問題非常重要

■讀寫過程：地址A--命令C--數(shù)據(jù)D

■讀周期

■讀周期與讀出時間是兩個不同的概念

■讀出時間

■從給出有效地址到外部數(shù)據(jù)總線上穩(wěn)定地出現(xiàn)所讀出的

數(shù)據(jù)信息所經(jīng)歷的時間

■讀周期時間

■存儲芯片進行兩次連續(xù)讀操作時所必須間隔的時間

■讀周期時間>=讀出時間

25

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SRAM讀周期

Ti

T3

地址有效CPU周期(時鐘)地址失效

-------￡RC--------

*

AXX

片選失效

,co

CS

/，OHA

DOUT<>

tex一rOTD一

-讀周期數(shù)據(jù)有效一L數(shù)據(jù)穩(wěn)定

tRC讀過程:

-讀出時間

1)給出地址

tco-片選到數(shù)據(jù)輸出延遲

2)給出片選和讀命令

tex-片選到輸出有效

3)保存讀出內(nèi)容

toTD-從斷開片選到輸出變?yōu)槿龖B(tài)

4)CS復(fù)位

toHA-地址改變后的維持時間

地址撤銷

5)26

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SRAM寫周期

DOUT>-----------------------------------------------

*-tDW->ltDH-

DIN-----------------------------------------------------------<>

寫過程：

twc-寫周期1）給出地址

tw-寫數(shù)據(jù)時間2）給出片選

-地址有效滯后時間（保證地址在寫前先穩(wěn)定）

3）給出寫命令

t\/VR-寫恢復(fù)時間（保證地址在寫后保持一段時間）

4）給出數(shù)據(jù)

tg/v-寫信號有效到輸出三態(tài)的時間

tDW-數(shù)據(jù)有效時間5）CS復(fù)位

tDH-寫信號無效后數(shù)據(jù)保持時間6）地址撤銷

27

（數(shù)據(jù)在寫后保持一段時間適應(yīng)器件延遲）tigerFebruary2010

例1

■下圖是某SRAM的寫入時序圖。其中R/W是讀/寫命令控制線,

當(dāng)R/W線為低電平時（寫有效），存儲器按給定地址把數(shù)據(jù)線

上的數(shù)據(jù)寫入存儲器。

■請指出下圖寫入時序中的錯誤，并畫出正確的寫入時序圖。

地址飛X②X~/

數(shù)據(jù)④x⑤

CS\/一

R/W

28

tigerFebruary2010

解

■寫入查儲器的時序信號必須同步

■當(dāng)R/邁線為有效信號時，地址線和數(shù)據(jù)線的電平須是穩(wěn)定的

■當(dāng)R/W線達到低電平時，數(shù)據(jù)立即被存儲，如果數(shù)據(jù)線改變

了數(shù)直，存儲器將存儲新的數(shù)據(jù)⑤

■當(dāng)R/W線處于低電平時地址線如果發(fā)生了變化，數(shù)據(jù)將存儲

到新的地址②或③

■正確的寫入時序見下圖

地址

數(shù)據(jù)

CS

R/W

■在西和R/W均有效時，地址線和數(shù)據(jù)線上的數(shù)值須是穩(wěn)定的

29

tigerFebruary2010

第三章內(nèi)部存儲器

■3.1存儲器概述

■32SRAM存儲器

■33DRAM存儲器

■34只讀存儲器和閃速存儲器

,3.5并行存儲器

■36cache存儲器

30

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3.3DRAM存儲器

■332DRAM存儲位元的記憶原理

■332DRAM芯片的邏輯結(jié)構(gòu)

?3.3,3讀/寫周期、刷新周期

■334存儲器容量的擴充

■&&&3.3.5高級的DRAM結(jié)構(gòu)

■&&&3.3.6DRAM主存讀/寫的正確性校驗

31

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■1、四管動態(tài)存儲元：寫操作、讀操作、刷新操作

Q

.載管

fee:制管

!作管

E制管

6二z

丁3，丁4->丁9，T10

6+2—>4+2+2

D

32

tigerFebruary2010

2,單管動態(tài)存儲元

行選擇信號

數(shù)據(jù)線T

行（字）選擇

工c

刷新

放大器

oT

列選擇信號

T

數(shù)據(jù)輸入/輸出線

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單管DRAM的存儲矩陣

行選o

行選I

刷

刷

新

新

放

放

大

大

器

器

行選w-1

-I——

緩沖器

列選列選0

DINDOUTR/W

34

tigerFebruary2010

讀操作

■行選擇線為高電平，使存儲電路中的T1管導(dǎo)通，于是，使連

在每一列上的刷新放大器讀取電容C上的電壓值

■刷新放大器的靈敏度很高，放大倍數(shù)很大，并且能將從電

容上讀得的電壓值折合為邏輯“0”或者邏輯“1”

■列地址（較高位地址）產(chǎn)生列選擇信號，有了列選擇信號，所選

中行上的基本存儲電路才受到驅(qū)動，從而可以輸出信息

■在讀出過程中，選中行上的所有基本存儲電路中的電容都受

到打擾，因此為破壞性讀出

■為在讀出之后，仍能保存所容納的信息，刷新放大器對這些

電容上的電壓值讀取之后又立即進行重寫

35

tigerFebruary2010

■寫操作

■行選擇線為“1”；T1管處于可導(dǎo)通的狀態(tài)

■如果列選擇信號也為“1”則此基本存儲電路被選中

■于是由數(shù)據(jù)輸入/輸出線送來的信息通過刷新放大器和T1管

送到電容C

■刷新

■雖然進行一次讀/寫操作實際上也進行了刷新

■由于讀/寫操作本身是隨機的，并不能保證所有的RAM單元

都在2ms中可以通過正常的讀/寫操作來刷新

■專門安排了存儲器刷新周期完成對動態(tài)RAM的刷新

36

tigerFebruary2010

DRAM的電氣特征

■集成度高，功耗低

■具有易失性，必須刷新

■破壞性讀出，必須讀后重寫

■讀后重寫，刷新均經(jīng)由刷新放大器進行

■刷新時只提供行地址，由各列所擁有的刷新放大器,對選中

行全部存儲元整行進行讀后重寫（再生）

37

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3.DRAM存儲芯片實例

2116-16KX1214二16K矩陣128x128

38

tigerFebruary2010

3.3.2DRAM芯片的邏輯結(jié)構(gòu)

■圖3.71MX4位DRAM芯片

Vcc--------1241—地行

10存儲陣列

223譯1024x1024

冷碼

D2一34Mx422D3x4位

WE―?421K-CAS

RAS—?520-OE

12.......1024

NC-?619-A9

A10一a718-A81

DRAM2

列

列

A0—?817—A7地址

器

鎖

譯

Al-?916—A6存輸入/輸出緩沖器

碼與讀出放大器

A2-1015-A5Q

A3-

1114-A41024

Vcc--------1213■——地

CAS____________________i_____

RAS-----------------i-----------------R-/W----E

(a)管腳圖(b)邏輯結(jié)構(gòu)圖

39

tigerFebruary2010

■與SRAM不同的是

-1增加了行地址鎖存器和列地址鎖存器

■由于DRAM存儲器容量很大，地址線寬度相應(yīng)要增加，這

勢必增加芯片地址線的管腳數(shù)目。采取的辦法是分時傳

送地址碼

■若地址總線寬度為10位，先傳送地址碼A0?A9,由行選

通信號RAS打入到行地址鎖存器；然后傳送地址碼A10?

A19,由列選通信號CAS打入到列地址鎖存器。芯片內(nèi)部

兩部分合起來，地址線寬度達20位，存儲容量為1MX4位

-2增加了刷新計數(shù)器和相應(yīng)的控制電路

■DRAM讀出后必須刷新，而未讀寫的存儲元也要定期按行

刷新，刷新計數(shù)器的長度等于行地址鎖存器

■刷新操作與讀/寫操作是交替進行的，通過2選1多路開關(guān)

來提供刷新行地址或正常讀/寫的行地址

40

tigerFebruary2010

■RAS＞頁與地址的關(guān)系

■(1)先由強將行地址送入行地址鎖存器，再由CA5將列地址

送入列地址鎖存器。因此，CAS滯后于破的時間必須要超

過芝色定L

■(2)麗和無正、負電平的寬度應(yīng)大于規(guī)定值，以保證芯片

內(nèi)部正常工作

■(3)行、列地址相而AS而AS的下降沿(負跳變)應(yīng)滿足有足

夠的地址建立時間和地址保持時間，以確定行、列地址能準

確寫入芯片

41

tigerFebruary2010

DRAM時序⑵

?讀周期_

■2116的讀周H叢喳脈沖變低（有效）到下一次變低

■媽序巴RAS和CAS的下降沿之間的時間必須滿足要求

■遠和箜的高低電平寬度有限制

■RAS和CAS變低與行、列地址的保持時間有要求

■幽的輸出保持時間有限制

■WE信號為高

■寫周期——

■要求數(shù)據(jù)在選通信號（CAS信號與WE信號較晚出現(xiàn)者）有效前

儂定之間內(nèi)有效，同時保持規(guī)定的時間

■WE信號為低

42

tigerFebruary2010

1DRAM讀周期

■行地址有效-行地址選通-列地址有效一列地址選通-數(shù)據(jù)

輸出f行選通、列選通及地址撤銷

CYC

RASRAS

CAS

CAS

4ASRAH-ASC

/

ADD、______/

RCSRCH

WE

RAC

DOH

CAC

<;>

Dout

(a)讀周期

RAS#下降即鎖入行地址，CAS#下降即鎖入列地址

提前量一保證在動作前先穩(wěn)定

保持量一在動作后保持一段時間適應(yīng)器件延遲

圖3.12動態(tài)存儲器2116的讀寫周期43

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2DRAM寫周期

■行地址有效-行地址選通-WE#有效-列地址、數(shù)據(jù)有效->

列地址選通-數(shù)據(jù)輸入f行選通、列選通及地址撤銷

圖3.12動態(tài)存儲器2116的讀寫周期

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3刷新周期

■刷新周怛2116每2ms刷新一次

刷新時，RAS為低，而一為高，且云的寬度必須大于t^s。

另外，刷新地址必須在南有效前有效，并要保持一段時間

（83頁圖3.13）

在每次讀或?qū)懼芷跁r，由7位行地址所選史的整行的存儲元被

刷新。因此，每2ms內(nèi)必須完成128個RAS刷新周期

■注：在刷新周期，必須斷開存儲器的輸出

■另外，為了控制刷新，往往要求一些外部電路

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3刷新周期

■刷新周期

■RASonly：刷新行地址有效fRAS有效一刷新行地址和RAS撤銷

■CASbeforRAS：CAS有效fRAS有效fCAS撤卒肖fRAS撤至肖

-hidden：(在訪存周期中)RAS撤銷fRAS有效

(a)只用RAS*的刷新

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3刷新周期

■刷新周期

■RASonly：刷新行地址有效->RAS有效->刷新行地址和RAS撤銷

■CASbeforRAS：CAS有效->RAS有效.CAS撤銷fRAS撤銷

■hidden：(在訪存周期中)RAS撤銷fRAS有效

(b)CAS*在RAS*之前的刷新

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3刷新周期

■刷新周期

■RASonly：刷新行地址有效fRAS有效-?刷新行地址和RAS撤銷

■CASbeforRAS：CAS有效fRAS有效.CAS撤銷fRAS撤銷

-hidden：（在訪存周期中）RAS撤銷->RAS有效

（C）隱含式刷新

圖3-14動態(tài)存儲器的刷新周期

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4.DRAM的刷新

■(1)DRAM的刷新

■不管是哪一種動態(tài)RAM,都是利用電容存儲電荷的原理來

保存信息

■由于電容會逐漸放電，所以，對動態(tài)RAM必須不斷進行讀

出和再寫入，以使泄漏的電荷得到補充

?動態(tài)MOS存儲器采用“讀出”方式進行刷新

■先將原存信息讀出，再由刷新放大器形成原信息并重新

寫入

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4.DRAM的刷新

■(2)刷新周期

■從上一次對整個存儲器刷新結(jié)束到下一次對整個存儲器全

部刷新一遍為止，這一段時間間隔叫刷新周期

■一般為2ms,4ms,8ms

■(3)刷新方式

■常用的刷新方式有三種：集中式、分散式、異步式

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集中式刷新

■整個刷新間隔內(nèi)，前一段時間重復(fù)進行讀/寫周期或維持周期

■等到需要進行刷新操作時，便暫停讀/寫或維持周期，而逐行

刷新整個存儲器

■適用于高速存儲器

38713872

39I99°

上

地址127

序號讀/寫維持------------——刷新

刷新間隔（2ms）