《微機原理與接口技術(shù)》(第2版)電子教案5

8086微處理器結(jié)構(gòu)與引腳功能8086的總線操作與時序系統(tǒng)組成第5章8086微處理器結(jié)構(gòu)5.1.1

8086特點及工作模式8086有兩種工作模式：最小模式最大模式

最小模式:系統(tǒng)中只有1個微處理器,在這種系統(tǒng)中,8086直接產(chǎn)生所有的總線控制信號,系統(tǒng)所需要的外加總線控制邏輯部件最少。

最大模式:系統(tǒng)中含有2個或多個微理器,其中1個為主處理器8086,其他的處理器稱為協(xié)處理器,它們是協(xié)助主處理器工作的。5.18086微處理器結(jié)構(gòu)與引腳功能

①在最大控制模式下工作時,控制信號是通過8288總線控制器提供的。

②在不同方式下工作時,8086的部分引腳(第24～31引腳)會具有不同的功能。5.1.2

兩種工作模式下共用引腳8086具有40條引腳,采用雙列直插式封裝形式。為了減少引腳數(shù)目,還采用了分時復用的地址/數(shù)據(jù)總線。注意：8086訪問1次內(nèi)存或外設(shè)，至少需要4個時鐘周期，稱為4個T狀態(tài)。4個脈沖期間依次的狀態(tài)：T1狀態(tài)T2狀態(tài)T3狀態(tài)T4狀態(tài)分時復用的引腳在不同的T狀態(tài)下有不同的含義。VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE*/S7

MN/MX*RD*HOLD(RQ*/GT0*)HLDA(RQ1*/GT1*)WR*(LOCK*)M/IO*(S2*

)DT/R*(S1*

)DEN*(S0*

)ALE(QS0)INTA*(QS1)TEST*READYRESET12345678910111213141516171819204039383736353433323130292827262524232221

GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND8086CPU8086的引腳如右圖：

AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0

AD16/S3AD17/S4AD18/S5AD19/S6AD15①

AD15～AD0：分時復用的地址/數(shù)據(jù)引腳，具有雙向、三態(tài)功能。②

A19/S6～A16/S3:分時復用的地址/狀態(tài)線，輸出、三態(tài)。BHE*/S7

③BHE*/S7(BusHigh

Endable/Status)高8位數(shù)據(jù)總線允許/狀態(tài)復用引腳,三態(tài)輸出,低電平有效。④

RD*（Read）：讀信息，三態(tài)、輸出。⑤

READY：準備就緒信號，輸入,高電平有效。⑥

TEST*：測試信號，輸入,低電平有效。RD*READYTEST*8086在兩種模式下共用引腳跳過本頁8086的引腳如右圖：⑦

INTR(InterruptRequest):可屏蔽中斷請求信號，輸入，電平觸發(fā)，高電平有效。⑧

NMI（No–askableInterrupt）：不可屏蔽中斷請求信號，輸入，上升沿觸發(fā)。⑨RESET：復位信號，輸入，高電平有效。此信號至少要保持4個時鐘周期。VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE*/S7

MN/MX*RD*HOLD(RQ)*/GT0*)HLDA(RQ1*/GT1*)WR*(LOCK*)M/IO*(S2*

)DT/R*(S1*

)DEN*(S0*

)ALE(QS1)INTA*(QS0)TEST*READYRESET12345678910111213141516171819204039383736353433323130292827262524232221

GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND8086CPU

INTRNMIRESET⑩

CLK（Clock）：主時鐘信號，輸入。⑾

MN/MX（Minimum/Maximum）:工作方式選擇信號，輸入。⑿電源線VCC和地線GND。

CLKMN/MX*VCC

GND8086在兩種模式下共用引腳如下：①AD15～AD0：分時復用的地址/數(shù)據(jù)引腳，具有雙向、三態(tài)。②A19/S6～A16/S3:分時復用的地址/狀態(tài)線，輸出、三態(tài)。③BHE/S7(BusHighEndable/Status)高8位數(shù)據(jù)總線允許/狀態(tài)復用引腳，三態(tài)輸出，低電平有效。S7用來輸出狀態(tài)信息，在8086芯片設(shè)計中未被賦予實際意義。注釋跳過本頁S4S3當前使用的段寄存器00當前正在使用ES01當前正在使用SS10當前正在使用CS或不使有任何段寄存器（I/O、INT）11當前正在使用DSS3、S4狀態(tài)編碼表BHE和A0編碼對數(shù)據(jù)訪問的影響無效11低8位數(shù)據(jù)總線上進行字節(jié)傳送(訪問奇地址存儲單元）01高8位數(shù)據(jù)總線上進行字節(jié)傳送(訪問奇地址存儲單元）1016位數(shù)據(jù)總線上進行字傳送00總線使用情況A0BHE④

RD（Read）：讀信息，三態(tài)、輸出。⑤READY：準備就緒信號，輸入,高電平有效。⑥

TEST：測試信號，輸入，低電平有效。⑦

INTR(InterruptRequest):可屏蔽中斷請求信號，輸入，電平觸發(fā)，高電平有效。⑧NMI（No–MaskableInterrupt）：不可屏蔽中斷請求信號，輸入，上升沿觸發(fā)。⑨RESET：復位信號，輸入，高電平有效。此信號至少要保持4個時鐘周期。⑩

CLK（Clock）：主時鐘信號，輸入。⑿電源線VCC和地線GND。注釋8086只需單一的+5V±10%電源，由VCC端輸入，GND是接地端。⑾MN/MX（Minimum/Maximum）:工作方式選擇信號，輸入。②WR*（Write）：寫信號，三態(tài)、輸出。③INTA*(InterruptAcknowledge):中斷響應信號，輸出，高電平有效。8086最小模式下引腳含義：①

M/IO*(Memory/InputandOuput):存儲器或I/O端口選擇信號,三態(tài)輸出。VCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE*/S7

MN/MX*RD*HOLD(RQ)*/GT0*)HLDA(RQ1*/GT1*)WR*(LOCK*)M/IO(S2*

)DT/R*(S1*

)DEN*(S0*

)ALE(QS1)INTA*(QS0)TEST*READYRESET12345678910111213141516171819204039383736353433323130292827262524232221

GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND8086CPU5.1.3最小模式下引腳④ALE（AddressLatchEnable）：地址鎖存允許信號,輸出,高電平有效。M/IO*WR*INTAALE⑤DT/R*（DataTransmit/Receive）:數(shù)據(jù)發(fā)送／接收控制信號，三態(tài)輸出。⑥D(zhuǎn)EN*（DataEnable）:數(shù)據(jù)允許信號,三態(tài)輸出，低電平有效。⑦HOLD(HoldRequest)：總線保持請求信號，輸入，高電平有效。⑧HLDA（HoldAcknowledge）:總線請求響應信號，輸出，高電平有效。DT/R*DENHLDAHOLD跳過本頁5.1.3最小模式下引腳或I/O端正口選擇信號,三態(tài)輸出。①

M/IO(Memory/InputandOuput):存儲器②WR（Write）：寫信號，三態(tài)、輸出。③INTA(InterruptAcknowledge):中斷響應信號，輸出，高電平有效。④ALE（AddressLatchEnable）：地址鎖存允許信號,輸出,高電平有效。第（24～31）引腳在最小模式下含義如下：跳過本頁發(fā)送／接收控制信號，三態(tài)輸出。⑤DT/R（DataTransmit/Receive）:數(shù)據(jù)⑥D(zhuǎn)EN（DataEnable）:數(shù)據(jù)允許信號,三態(tài)輸出，低電平有效。⑦HOLD(HoldRequest)：總線保持請求信號，輸入，高電平有效。⑧HLDA（HoldAcknowledge）:總線請求響應信號，輸出，高電平有效。5.1.4最大模式下引腳第（24～31）引腳在最大模式下含義如下：信號，三態(tài)輸出。在最大系統(tǒng)中，它用來作為總線控制8288的輸入，經(jīng)譯碼后產(chǎn)生的7個控制信號。②

RQ/GT0和RQ/GT1：總線保持請求信號輸入/總線請求允許信號輸出，雙向、低電平有效。其含義與最小模式下HOLD和HLDA兩信號類同。①S2、S1、S0（BusStatus）:總線周期狀態(tài)S2、S1、S0編碼的功能與8288控制信號表111無無效

MWTC，AMWC寫存儲器110

MRDC讀存儲器101

MRDC訪問代碼100無暫停011

IOWC，AIOWC寫I/O端口010

IORC讀I/O端口001

INTA中斷響應0008288控制信號CPU總線周期狀態(tài)S2S1S0③LOCK：總線封鎖信號，三態(tài)輸出，低電平有效。④QS1、QS0(InstructionQueueStatus):指令隊列狀態(tài)，輸出。QS1、QS0編碼含義：QS1QS0指令隊列狀態(tài)00無操作01從隊列中取指令第1字節(jié)10隊列為空11從隊列中取指令后續(xù)字節(jié)5.1.58088與8086的差別8088與8086略有差別：①8088有8根外部數(shù)據(jù)引腳而不是8086的16根，這導致對1個16位數(shù)的存儲器讀寫總是需要兩個總線周期才能完成。②第28引腳8088為M/IO,而8086為M/IO。

SS0等效于S0,與M/IO、DT/R組合決定最小模式下的總線操作。在最大模式下,該引腳總為高電平。③

8088與8086的第34引腳不同，8088中只能進行8位傳輸，所以BHE信號用不著了，改為SS0。SS0、M/IO與DT/R的組合及其含義暫停111寫I/O口011讀I/O口101發(fā)中斷響應信號001無源狀態(tài)110寫存儲器010讀存儲器100取指令000含義SS0DT/RM/IO8088引腳圖5.28086的總線操作與時序5.2.1指令周期、總線周期與T狀態(tài)執(zhí)行1條指令需要的時間，稱為指令周期?？偩€周期是指CPU從存儲器或I/O端口存取一個字節(jié)所需要的時間。8086的操作是在單向時鐘脈沖CLK的統(tǒng)一控制下進行的。相鄰的兩個時鐘脈沖前沿之間的時間間隔稱為時鐘周期，也稱為T狀態(tài)。注釋8086的時鐘頻率為5MHz，故其時鐘周期為200ns。典型的總線周期有：存儲器讀周期存儲器寫周期I/O設(shè)備輸入周期I/O設(shè)備輸出周期中斷響應周期空閑周期在1個總線周期中各個T狀態(tài)下CPU引腳信號的狀態(tài)，組成了CPU的總線操作時序。存儲器讀周期時序5.2.2

存儲器與I/O讀寫周期存儲器與I/O讀寫周期分為：存儲器寫周期時序I/O總線周期⒈存儲器讀周期時序8086存儲器讀周期的時序如下圖：（1）T1狀態(tài)②在A19/S6----A16/S3和AD15---AD0上輸出20位地址信息，同時BHE/S7端輸出低電平，用它作為奇地址存儲體的選擇信號。③在T1狀態(tài)的后半部，ALE信號變?yōu)榈碗娖剑?282地址鎖存器利用此下降沿將20位地址信息及BHE信號鎖存。④DT/R端輸出為低電平，表示本總線周期為讀周期，即數(shù)據(jù)收發(fā)器是從數(shù)據(jù)總線上接受數(shù)據(jù)。跳過本頁①M/IO有效，用以指出是讀存儲器還是讀I/O端口。⒈存儲器讀周期時序8086存儲器讀周期的時序如下圖：（1）T2狀態(tài)①地址信號撤銷，BHE/S7和A19/S6---A16/S3開始輸出狀態(tài)信息S7---

S3，S7---S3一直持續(xù)到T4

。②AD15---AD0總線地址信息消失，處于懸浮高阻狀態(tài)，使CPU有足夠的時間將AD15---AD0總線由輸出地址方式變?yōu)檩斎霐?shù)據(jù)方式。③讀信號RD有效（低電平）。④在T2

中央時刻，DEN變得有效，使數(shù)據(jù)能夠從總線通過數(shù)據(jù)收發(fā)器8286，這個信號一直持續(xù)到T4中期結(jié)束。⒈存儲器讀周期時序8086存儲器讀周期的時序如下圖：（3）T3狀態(tài)CPU在T3狀態(tài)一開始檢測READY引腳，

若其為高電平，則在T3狀態(tài)與T4狀態(tài)間不需要插入等待狀態(tài)TW,下一個時鐘脈沖到來時將進入T4狀態(tài)。

若其為低電平，則下一個時鐘脈沖到來時CPU將進入等待狀態(tài)TW,（4）TW狀態(tài)

(圖中未畫出)⒈存儲器讀周期時序8086存儲器讀周期的時序如下圖：（5）T4狀態(tài)①在T3狀態(tài)（或TW狀態(tài)）與T4狀態(tài)交界的下降沿處，CPU讀取數(shù)據(jù)線上數(shù)據(jù)。②在T4狀態(tài)后半周，數(shù)據(jù)信號從總線上撤消，各控制信號及狀態(tài)信號也處于無效狀態(tài)，一個總線周期結(jié)束。每個T狀態(tài)的操作如下：（1）T1狀態(tài)⒈存儲器讀周期時序

④DT/R端輸出為低電平，表示本總線周期為讀周期，即數(shù)據(jù)收發(fā)器是從數(shù)據(jù)總線上接受數(shù)據(jù)。

③在T1狀態(tài)的后半部，ALE信號變?yōu)榈碗娖剑?282地址鎖存器利用此下降沿將20位地址信息及BHE信號鎖存。

②在A19/S6----A16/S3和AD15---AD0上輸出20位地址信息，同時BHE/S7端輸出低電平，用它作為奇地址存儲體的選擇信號。①M/IO有效，用以指出是讀存儲器還是讀I/O端口。跳過本頁（1）T2狀態(tài)

④在T2中央時刻，DEN變得有效，使數(shù)據(jù)能夠從總線通過數(shù)據(jù)收發(fā)器8286，這個信號一直持續(xù)到T4中期結(jié)束。

②AD15---AD0總線地址信息消失，處于懸浮高阻狀態(tài)，使CPU有足夠的時間將AD15---AD0總線由輸出地址方式變?yōu)檩斎霐?shù)據(jù)方式。

③讀信號RD有效（低電平）。

①地址信號撤銷，BHE/S7和A19/S6---A16/S3開始輸出狀態(tài)信息S7---

S3，S7---S3一直持續(xù)到T4。（1）T3狀態(tài)

在每個TW狀態(tài)的下降沿CPU檢測REDAY引腳，若其仍為無效的低電平，則在插入TW狀態(tài)，直到REDAY引腳變?yōu)楦唠娖讲胚M入T4狀態(tài)。

CPU在T3狀態(tài)一開始檢測READY引腳，

若其為高電平，則在T3狀態(tài)與T4狀態(tài)間不需要插入等待狀態(tài)TW,下一個時鐘脈沖到來時將進入T4狀態(tài)。

若其為低電平，則下一個時鐘脈沖到來時CPU將進入等待狀態(tài)TW,（4）TW狀態(tài)（5）T4狀態(tài)

②在T4狀態(tài)后半周，數(shù)據(jù)信號從總線上撤消，各控制信號及狀態(tài)信號也處于無效狀態(tài)，一個總線周期結(jié)束。

①在T3狀態(tài)（或TW狀態(tài)）與T4狀態(tài)交界的下降沿處，CPU讀取數(shù)據(jù)數(shù)據(jù)線上數(shù)據(jù)。⒉

存儲器寫周期時序8086存儲器寫周期的時序如下圖：寫周期時序與讀周期時序類似⒊

I/O總線周期8086與外設(shè)通信過程，即從I/O端口輸入數(shù)據(jù)或把數(shù)據(jù)輸出到I/O端口的時序，與8086對存儲器讀寫時序幾乎完全相同，但要注意其中幾個具體信號的差別：①M/IO線在規(guī)定有效的4個T狀態(tài)將呈低電平。②由于I/O的尋址空間為64KB，所以地址線只用了A15～A0，A19～A16輸出為0。5.3.1

鎖存與收發(fā)⒈為什么需要地址鎖存與數(shù)據(jù)收發(fā)由于8086的AD15～AD0為分時復用的地址/數(shù)據(jù)線，即在T1狀態(tài)用來輸出地址，從T2狀態(tài)開始改為傳送數(shù)據(jù)，而內(nèi)存及I/O設(shè)備需要在整個總線操作周期中地址線上都保持有穩(wěn)定的地址信號，所以需要在地址信號消失前將其鎖存。對于數(shù)據(jù)信號，它不必鎖存，但由于總線負載能力有限，當掛接部件過多時，就需要接入功率放大器，因放大器對流入流出的信號均進行放大，又稱數(shù)據(jù)收發(fā)器。5.3系統(tǒng)組成⒉鎖存與收發(fā)器芯片

8086系統(tǒng)中使用8282/8283作為地址信號鎖存器,8282鎖存器的輸入和輸出是不反相的,8283是反相的,其余功能相同。8282是1種通用的三態(tài)輸出的8位鎖存器,可用于數(shù)據(jù)的鎖存、緩沖或信號的多路傳輸。8282的引腳圖如圖5-5：

8086系統(tǒng)中采用8286或8287作為數(shù)據(jù)接收發(fā)器，它們均是雙向、三態(tài)輸出的收發(fā)器，8287除了輸出與輸入反相外，其余均同8286。8286的引腳如圖5-6：DI0VCCDI1DI2DI