EDA技術(shù)項(xiàng)目教程-基于VHDL與FPGA EDA技術(shù)試題答案

PAGE***學(xué)院20—20學(xué)年第學(xué)期期考試試卷（A-3-1）考試科目EDA技術(shù)組、命題教師考場學(xué)號考生班級教學(xué)副院長考生姓名電子23-1、2、3裝訂線題目一二三四五總分得分題目得分一一、單選題（每小題1分，共15分）1．QuarutusII是一種（C）。A、高級語言B、硬件描述語言C、EDA工具軟件D、文本綜合軟件2．QuarutusII的設(shè)計文件不能直接保存在（B）下。A、硬盤B、根目錄C、文件夾D、項(xiàng)目目錄3．目前應(yīng)用較多并成為IEEE標(biāo)準(zhǔn)硬件描述語言主要有（D）和VHDL兩種。A、AHDLB、VerilogC、EHDLD、Verilog_HDL4．在設(shè)計輸入完成之后，應(yīng)立即對設(shè)計文件進(jìn)行（B）.A、編輯B、編譯C、功能仿真D、時序仿真5.在下列器件中，不屬于PLD的器件是（C）。A、GALB．PALC．SRAMD．PLA6．GAL是指（C）。A、可編程邏輯陣列B．可編程陣列邏輯C．通用陣列邏輯D．專用陣列邏輯7．在下列可編程器件中，屬于易失性器件的是（C）。A、CPLDB．EPLDC．FPGAD．PAL8．VHDL的WORK庫是用戶設(shè)計的現(xiàn)行工作庫，用于存放（A）的工程項(xiàng)目。A、用戶自己設(shè)計B．公共程序C．共享數(shù)據(jù)D．圖形文件9．在VHDL的端口聲明語句中，用（D）聲明端口為具有回讀功能的輸出方向。A、INB．OUTC．INOUTD．BUFFER10．在VHDL中，目標(biāo)變量的賦值符號是（C）。A、=：B．=C．:=D．<=11．在VHDL的并行語句之間，可以用（B）來傳遞信息。A、變量B．信號C．常量D．變量或信號12．在VHDL中，PROCESS結(jié)構(gòu)內(nèi)部是由（A）語句組成的。A、順序B．并行C．順序或并行D．任何13．進(jìn)程的順序語句部分不能包含（A）語句。A、條件信號賦值語句B．IF語句C．變量賦值語句D．CASE語句14．在VHDL的CASE語句中，條件語句中的“=>”不是操作符，只相當(dāng)于（B）的作用。A、IFB．THENC．ANDD．OR題目得分二15．進(jìn)程的說明部分定義該進(jìn)程所需的局部數(shù)據(jù)環(huán)境，不能定義（B）。A、常量B．信號C．子程序D．變量二、判斷題（每小題1分，共10分）(?)1、文本輸入法是采用圖形模塊進(jìn)行電路設(shè)計的輸入方式。(?)2、QuartusⅡ的項(xiàng)目文件不能直接保存在根目錄上，因此設(shè)計者在進(jìn)行設(shè)計之前，應(yīng)當(dāng)在計算機(jī)中建立保存項(xiàng)目文件的文件夾。(?)3、圖形文件設(shè)計結(jié)束后一定要通過仿真，檢查設(shè)計文件是否正確。(?)4、QuartusⅡ的波形文件類型是.bdf。(?)5、編程工藝是指將系統(tǒng)設(shè)計的功能信息存儲到內(nèi)存的過程。(?)6、VHDL的變量是一個局部量，只能在進(jìn)程、函數(shù)和過程中聲明和使用。(?)7、比較器是從多路輸入數(shù)據(jù)中選擇一路送至輸出端的邏輯功能部件，是一種多輸入、單輸出的組合邏輯電路。(?)8、時序仿真是在選擇了具體器件并完成布局布線之后進(jìn)行的時序關(guān)系仿真，因此又稱為前仿真。(?)9、VHDL的字符是以單引號括起來的數(shù)字、字母或符號。(?)10、VHDL的標(biāo)識符名必須以漢字開頭，后跟若干字母、數(shù)字或單個下劃線構(gòu)成。***學(xué)院20—20學(xué)年第學(xué)期期考試試卷（A-3-2）考試科目EDA技術(shù)組、命題教師考場學(xué)號考生班級教學(xué)副院長考生姓名電子23-1、2、3裝訂線題目得分三三、填空題（每空1分，共25分）1、一般把EDA技術(shù)的發(fā)展分為_CAD___、CAE和__ESDA__三個階段。2、設(shè)計電路輸入/輸出接口與目標(biāo)芯片管腳連接關(guān)系的過程稱為_管腳鎖定__。3、EDA的設(shè)計輸入方法主要包括_原理圖__輸入法、_文本___輸入法和波形輸入法。4、WHILE循環(huán)是一種___未知__循環(huán)次數(shù)的語句，循環(huán)次數(shù)取決于條件表達(dá)式是否成立。FOR循環(huán)是一種___已知___循環(huán)次數(shù)的語句。5、對于EPROM、EEPROM和FlashROM的可編程邏輯器件，系統(tǒng)斷電編程信息_不丟失__、采用SRAM結(jié)構(gòu)的可編程器邏輯件，系統(tǒng)斷電編程信息__丟失_____。7、VHDL的結(jié)構(gòu)體用來描述設(shè)計實(shí)體的__結(jié)構(gòu)_____或___行為____，即描述一個實(shí)體的功能，把設(shè)計實(shí)體的輸入和輸出之間的聯(lián)系建立起來。8、VHDL中，PROCESS本身是__并行___語句。9、VHDL中，CASE語句表達(dá)式的值必須且只能與某一個條件選擇值相同或__在其范圍內(nèi)____。10、寄存器是具有存儲___二進(jìn)制____數(shù)據(jù)功能的數(shù)字部件。寄存器分為數(shù)據(jù)寄存器和_移位寄存器__兩類。11、點(diǎn)陣可分為_____共陰極______和___共陽極________兩種12、子程序是由一組__順序___組成的，在程序包或結(jié)構(gòu)體內(nèi)定義，在結(jié)構(gòu)體或__進(jìn)程___中調(diào)用。13、在VHDL中，為了使已定義的數(shù)據(jù)類型、子程序和元件等被其他設(shè)計程序所利用，用戶可以自己定義一個程序包，將其收集在該程序包中。程序包分為___包頭___和__包體___兩部分。14、LOOP語句是__順序語句_____，可以使程序有規(guī)則地循環(huán)執(zhí)行，循環(huán)次數(shù)取決于循環(huán)參數(shù)的___取值范圍________。15、FIFO是一種先進(jìn)先出的___隊(duì)列式________數(shù)據(jù)緩存器，與SRAM存儲器的區(qū)別是沒有外部___讀寫_____地址線，這樣使用起來非常簡單，但缺點(diǎn)就是只能按順序?qū)懭霐?shù)據(jù)，按順序讀出數(shù)據(jù)。四、簡答題（共30分）1．常見的可編程邏輯器件有哪幾種編程工藝？其中哪些工藝是非易失性的？（5分）題目得分四CPLD器件采用可重復(fù)的編程工藝，是是非易失性的。要有EPROM（可紫外線擦除的ROM）、E2PROM（可電擦除的ROM）和FlashROM（閃速擦除的ROM）工藝。FPGA器件常用的編程工藝主要有反熔絲（Antifuse），和靜態(tài)存儲器（SRAM）兩種。其中反熔絲是非易失性的，靜態(tài)存儲器是易失性的。2．BIT類型數(shù)據(jù)與STD_LOGIC類型數(shù)據(jù)有什么區(qū)別？（5分）位（BIT）類型：位數(shù)據(jù)類型是屬于可枚舉類型，信號常用位表示，位值用帶單引號括起來的'0'和'1'表示，只代表電平的高低，與整數(shù)中的0和1意義不同。位類型可以進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算，而整數(shù)類型只能進(jìn)行關(guān)系運(yùn)算和算術(shù)運(yùn)算。標(biāo)準(zhǔn)邏輯位（STD_LOGIC）數(shù)據(jù)類型：在IEEE庫的STD_LOGIC_1164程序包中定義，是一個邏輯型的數(shù)據(jù)類型，取代STANDARD程序包中的BIT數(shù)據(jù)類型，擴(kuò)展定義了9種值。3.在下面橫線上填上合適的VHDL的語句，完成16位數(shù)據(jù)“4選1”數(shù)據(jù)選擇器的設(shè)計。（10分）LIBRARYIEEE.USEIEEE.STD_LOGIC_1164.ALL.ENTITYMUX16ISPORT(D0,D1,D2,D3:INSTD_LOGIC_VECTOR(15DOWNTO0);SEL:INSTD_LOGIC_VECTOR(_____3_____DOWNTO0);Y:OUTSTD_LOGIC_VECTOR(15DOWNTO0));END;ARCHITECTUREONEOFMUX16ISBEGIN_begin____WITH__SEL___SELECTY<=D0WHEN"00",D1WHEN"01",D2WHEN"10",D3WHEN_11_;END;4.點(diǎn)陣穩(wěn)定顯示漢字的原理是什么？（10分）LED點(diǎn)陣可以顯示漢字或字符，只是此時的漢字或字符應(yīng)以點(diǎn)陣來表示，取點(diǎn)越多，漢字或字符越逼真，通常8行8列的點(diǎn)陣可以用來顯示一些簡單的漢字。把要顯示的漢字用8位的二進(jìn)制代碼（對應(yīng)點(diǎn)陣的行或列）來表示，這一過程稱為取字模。例如漢字“電”的十六進(jìn)制字模為：10、7C、54、7C、54、7C、12、1E，其中“1”表示該點(diǎn)發(fā)光，“0”表示該點(diǎn)不發(fā)光。將字模賦值給點(diǎn)陣的每一列，在程序中采用逐行掃描的方法掃描點(diǎn)陣的每一行，使之輪流為低電平，于是每列字模的相應(yīng)點(diǎn)被點(diǎn)亮。雖然漢字是逐行顯示的，但由于人眼的視覺暫留，且只要掃描速度足夠快，看到的還將是一個完整的漢字。***學(xué)院20—20學(xué)年第學(xué)期期考試試卷（A-3-3）考試科目EDA技術(shù)組、命題教師考場學(xué)號考生班級教學(xué)副院長考生姓名電子23-1、2、3裝訂線題目得分五五、分析設(shè)計題（每小題10分，共20分）1．分析下面VHDL源程序程序結(jié)構(gòu)和重要語句，并說明電路的功能。--庫和程序包LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;--使用程序包--實(shí)體ENTITYANDEIGHTIS--定義實(shí)體PORT(ABIN:INSTD_LOGIC_VECTOR(7DOWNTO0);--8位輸入DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);--8位輸入DOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--8位輸出ENDANDEIGHT;--結(jié)構(gòu)體ARCHITECTUREONEOFANDEIGHTIS--定義結(jié)構(gòu)體BEGINPROCESS(ABIN,DIN)--聲明進(jìn)程BEGINFORIIN0TO7LOOP--循環(huán)語句DOUT(I)<=DIN(I)ANDABIN(I);--賦值語句ENDLOOP;ENDPROCESS;ENDONE;設(shè)計電路的功能:8位與門2．用VHDL語言設(shè)計一個5位偶校驗(yàn)器。（提示：偶校驗(yàn)是判斷接收數(shù)據(jù)代碼中“1”的個數(shù)，若為偶數(shù)則正確、若為奇數(shù)則錯誤）LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYOJIAOYANISPORT（a：INSTD_LOGIC_VECTOR（4DOWNTO0）；y：OUTSTD_LOGIC）；ENDOJIAOYAN；ARCHITECTUREOUOFOJIAOYANISBEGINabc：PROCESS（a）VARIABLEtmp：STD_LOGIC；--tmp為局部變量，只能在進(jìn)程中定義BEGINtmp：='1'；FORiIN0TO4LOOP--循環(huán)變量i由循環(huán)語句自動定義tmp：=tmpXORa（i）；ENDLOOP；--缺省了循環(huán)標(biāo)號y<=tmp；ENDPROCESSabc；ENDOU；***學(xué)院20—20學(xué)年第學(xué)期期考試試卷（B-3-1）考試科目EDA技術(shù)組、命題教師考場學(xué)號考生班級教學(xué)副院長考生姓名電子23-1、2、3裝訂線題目一二三四五總分得分題目得分一一、單選題（每小題1分，共15分）1．在VHDL的并行語句之間，可以用（B）來傳遞信息。A、變量B．信號C．常量D．變量或信號2．使用QuarutusII工具軟件實(shí)現(xiàn)原理圖設(shè)計輸入時，應(yīng)采用（A）方式。A、圖形編輯B、文本編輯C、符號編輯D、波形編輯3．QuartusII的波型文件類型是（A）。A、.vwfB、.bdfC、.vhdD、.v4．將設(shè)計的系統(tǒng)按照EDA工具軟件要求的某種形式表示出來，并送入計算機(jī)的過程稱為（A）。A、設(shè)計輸入B、設(shè)計輸出C、仿真D、綜合6．在下列可編程器件中，屬于易失性器件的是（C）。A、CPLDB．EPLDC．FPGAD．PAL7．可編程邏輯器件PLD屬于（D）電路。A、非用戶定制B．全用戶定制C．自動生成D．半用戶定制8．VHDL的WORK庫是用戶設(shè)計的現(xiàn)行工作庫，用于存放（A）的工程項(xiàng)目。A、用戶自己設(shè)計B．公共程序C．共享數(shù)據(jù)D．圖形文件9．在VHDL的端口聲明語句中，用（D）聲明端口為具有回讀功能的輸出方向。A、INB．OUTC．INOUTD．BUFFER10．GAL是指（C）。A、可編程邏輯陣列B．可編程陣列邏輯C．通用陣列邏輯D．專用陣列邏輯11．VHDL的設(shè)計實(shí)體可以被高層次的系統(tǒng)（D），成為系統(tǒng)的一部分。A、輸入B．輸出C．仿真D．調(diào)用12．在VHDL中，（A）的數(shù)據(jù)傳輸不是立即發(fā)生的，賦值需要一定的延時時間。A、信號B．變量C．常量D．變量或信號13．在VHDL的IEEE標(biāo)準(zhǔn)庫中，預(yù)定義的標(biāo)準(zhǔn)邏輯位數(shù)據(jù)STD_LOGIC有（D）種邏輯值。A、4B．7C．8D．914．在VHDL的進(jìn)程語句中，不能在敏感信號表列出的是電路的（C）信號。A、輸入B．時鐘C．輸出D．輸入或輸出15．進(jìn)程的說明部分定義該進(jìn)程所需的局部數(shù)據(jù)環(huán)境，不能定義（B）。A、常量B．信號C．子程序D．變量二、判斷題（每小題1分，共10分）題目得分二(?)1、功能仿真是在設(shè)計輸入完成之后，選擇具體器件進(jìn)行編譯之前進(jìn)行的邏輯功能驗(yàn)證，因此又成為前仿真。(?)2、在編譯設(shè)計文件前，應(yīng)先選擇下載的目標(biāo)芯片，否則系統(tǒng)將以默認(rèn)的目標(biāo)芯片為基礎(chǔ)完成設(shè)計文件的編譯。(?)3、指定設(shè)計電路的輸入/輸出接口與目標(biāo)芯片引腳的連接關(guān)系的過程稱為編譯。(?)4、測試結(jié)果完全正確的電路，可以生成符號元件，其擴(kuò)展名為.bdf。(?)5、在VHDL中最常用的庫是IEEE標(biāo)準(zhǔn)庫。(?)6、正弦信號發(fā)生器由地址發(fā)生器（計數(shù)器）、存儲正弦信號數(shù)據(jù)的存儲器和D/A（數(shù)/模）轉(zhuǎn)換電路模塊構(gòu)成。(?)7、把要在點(diǎn)陣上顯示的漢字用8位二進(jìn)制代碼表示的過程稱為編碼。(?)8、VHDL的變量是一個局部量，只能在進(jìn)程、函數(shù)和過程中聲明和使用。(?)9、VHDL的字符是以單引號括起來的數(shù)字、字母或符號。(?)10、VHDL的標(biāo)識符名必須以漢字開頭，后跟若干字母、數(shù)字或單個下劃線構(gòu)成。***學(xué)院20—20學(xué)年第學(xué)期期考試試卷（B-3-2）考試科目EDA技術(shù)組、命題教師考場學(xué)號考生班級教學(xué)副院長考生姓名電子23-1、2、3裝訂線題目得分三三、填空題（每空1分，共25分）1、寄存器的三態(tài)輸出是指當(dāng)不需要從寄存器的輸出端取數(shù)據(jù)時，寄存器呈現(xiàn)___高阻______狀態(tài)，不影響與寄存器輸出端相連的數(shù)據(jù)總線的____狀態(tài)_______，并且不影響數(shù)據(jù)的寫入。2、移位寄存器就是一種具有移位功能的寄存器。循環(huán)移位寄存器分為___左移________和____右移_______兩種。3、目前應(yīng)用較多并成為IEEE標(biāo)準(zhǔn)硬件描述語言主要有__vhdl__和_verilog_hdl___兩種。4、在編輯文件前，應(yīng)先選擇下載的目標(biāo)芯片，否則系統(tǒng)將以_默認(rèn)___的目標(biāo)芯片為基礎(chǔ)完成設(shè)計文件的編譯。5、QuartusII的設(shè)計文件編輯完成后，一定要通過__編譯__，檢查設(shè)計文件是否正確，并生成相應(yīng)文件。6、EDA技術(shù)的設(shè)計流程可以分為設(shè)計準(zhǔn)備、____、設(shè)計處理、____和器件編程等5個步驟。7、在VHDL的端口聲明語句中，端口方向包括__IN___、___OUT_____、__INOUT______和__BUFFER____。8、數(shù)碼管動態(tài)顯示，雖然每個時刻只有一個數(shù)碼管選中顯示，但只要延時適當(dāng)，由于人眼的_視覺暫留____，看起來就是穩(wěn)定顯示。9、分頻器可分為____偶數(shù)____、奇數(shù)分頻、___小數(shù)______分頻等。10、元件例化語句中的端口映射方式有____位置映射_______和__名稱映射____兩種。11、在數(shù)字系統(tǒng)中，用于存儲大量二進(jìn)制信息的器件是__存儲器______，可以存放各種數(shù)據(jù)、程序和復(fù)雜的資料。12、SRAM的容量用深度×寬度表示，深度是指存儲數(shù)據(jù)的___數(shù)量______；寬度是指存儲數(shù)據(jù)的__位數(shù)_____。13、函數(shù)分為函數(shù)首和函數(shù)體兩個部分。在__進(jìn)程_________中，函數(shù)首可以省略，而在____包____中，必須定義函數(shù)首，放在程序包的包首部分，而函數(shù)體放在包體部分。14、共陰極數(shù)碼管是指數(shù)碼管內(nèi)部8個發(fā)光二極管的___陰極____連在一起，作為公共端。四、簡答題（共30分）題目得分四1．CPLD與FPGA在結(jié)構(gòu)上有何區(qū)別？編程配置方法有何不同？（5分）FPGA主要通過改變內(nèi)部連線的布線來編程，CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程。又由于CPLD有專用連線連接宏單元，信號到每個宏單元的延時相同并且延時最短，所以CPLD比FPGA有較大的時間可預(yù)測性，可以預(yù)測管腳到管腳的最大延遲時間。CPLD主要是基于E2PROM或FlashROM存儲器編程，其優(yōu)點(diǎn)是在系統(tǒng)斷電后，編程信息不丟失，且無需外部存儲器芯片，使用簡單。FPGA大部分是基于SRAM編程，其優(yōu)點(diǎn)是可進(jìn)行任意次數(shù)的編程，并可在工作中快速編程，實(shí)現(xiàn)板級和系統(tǒng)級的動態(tài)配置，其缺點(diǎn)是編程信息需存放在外部存儲器上，每次上電時，需從器件的外部存儲器或計算機(jī)中將編程數(shù)據(jù)寫入SRAM，使用方法復(fù)雜，且編程數(shù)據(jù)信息在系統(tǒng)斷電時丟失。2．信號與變量使用時有何區(qū)別？（5分）（1）在聲明中賦初值，都使用:=運(yùn)算符；聲明后使用時，信號賦值使用<=運(yùn)算符，變量賦值仍然使用:=運(yùn)算符；（2）信號賦值有附加延時，變量賦值則沒有。（3）對于進(jìn)程語句，進(jìn)程只對信號敏感，不對變量敏感。（4）外部信號表示端口，內(nèi)部信號可看成硬件中的一根連線。變量在硬件中沒有類似的對應(yīng)關(guān)系，常用于保存運(yùn)算的中間結(jié)果。描述硬件邏輯時，還是應(yīng)以信號為主，盡量減少變量的使用。3.在下面橫線上填上合適的VHDL關(guān)鍵詞，完成數(shù)據(jù)“2選1”選擇器的設(shè)計。（10分）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL._ENTITY___mux2_1ISPORT(SEL:INSTD_LOGIC;A,B:INSTDLOGIC;Q:OUTSTD_LOGIC);ENDmux2_1;_ARCHITECTURE__BHVOFmux2_1ISBEGINQ<=AWHENSEL='1'ELSEB;ENDBHV;4．漢字的滾動顯示原理是什么？（10分）把所有需顯示的漢字或字符的字模從上往下依次排好，一方面用足夠快的速度（即滿足視覺暫留的頻率）從上往下掃描整個點(diǎn)陣，顯示該時刻所掃描的漢字或字符，即顯示一個完整“畫面”；另外，用一個較慢的速度每次從下往上移動一行，即將“畫面”的首行移出，補(bǔ)充到“畫面”的末行，這時將顯示上方缺少首行、下方多個首行的“畫面”。不斷重復(fù)，視覺看上去就是滾動的效果了。***學(xué)院20—20學(xué)年第學(xué)期期考試試卷（B-3-3）考試科目EDA技術(shù)組、命題教師考場學(xué)號考生班級教學(xué)副院長考生姓名電子23-1、2、3裝訂線五、分析設(shè)計題（每小題10分，共20分）題目得分五1．分析下面VHDL源程序程序結(jié)構(gòu)和重要語句，并說明電路的功能。--庫和程序包LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;--使用1164程序包USEIEEE.STD_LOGIC_UNSIGNED.ALL;使用UNSIGNED程序包--實(shí)體ENTITYchooseISPORT(s2,s1,s0:INSTD_LOGIC;d3,d2,d1,d0:INSTD_LOGIC;d7,d6,d5,d4:INSTD_LOGIC;Y:OUTSTD_ULOGIC);ENDchoose;--結(jié)構(gòu)體ARCHITECTUREaOFchooseISSIGNALS:STD_LOGIC_VECTOR(2DOWNTO0);BEGINs<=s2&s1&s0;--合并s2、s1和s0y<=d0WHENs="000"ELSE--條件信號賦值語句d1WHENs="001"ELSEd2WHENs="010"ELSEd3WHENs="011"ELSEd4WHENs="100"ELSEd5WHENs="101"ELSEd6WHENs="110"ELSEd7;ENDa;電路的功能是：8選1數(shù)據(jù)選擇器“8選1”數(shù)據(jù)選擇器，其中d7~d0為數(shù)據(jù)輸入端、s2~s0為數(shù)據(jù)選擇端、y為數(shù)據(jù)輸出端。當(dāng)s2s1s0=000時，d0數(shù)據(jù)被選中，輸出y=d0；當(dāng)s2s1s0=001時，d1數(shù)據(jù)被選中，輸出y=d1；依此類推。2．用VHDL語言設(shè)計一個8-3優(yōu)先編碼器，數(shù)碼越小優(yōu)先級越高（即數(shù)碼0優(yōu)先級最高、數(shù)碼7優(yōu)先級最低）。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYpencodeISPORT(X:INSTD_LOGIC_VECTOR(7DOWNTO0);Y:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDpencode;ARCHITECTUREAOFpencodeISBEGINY<="0000"WHENX(0)='1'ELSE"001"WHENX(1)='1'ELSE"010"WHENX(2)='1'ELSE"011"WHENX(3)='1'ELSE"100"WHENX(4)='1'ELSE"101"WHENX(5)='1'ELSE"110"WHENX(6)='1'ELSE"111"WHENX(7)='1'ELSE"ZZZZ";ENDA;

***學(xué)院20—20學(xué)年第學(xué)期期考試試卷（C-3-1）考試科目EDA技術(shù)組、命題教師考場學(xué)號考生班級教學(xué)副院長考生姓名電子23-1、2、3裝訂線題目一二三四五總分得分題目得分一一、單選題（每小題1分，共15分）1．在VHDL的并行語句之間，可以用（B）來傳遞信息。A、變量B．信號C．常量D．變量或信號2．在VHDL中，PROCESS結(jié)構(gòu)內(nèi)部是由（A）語句組成的。A、順序B．并行C．順序或并行D．任何3．使用QuarutusII的圖形編輯方式輸入的電路原理圖文件必須通過（B）才能進(jìn)行仿真驗(yàn)證。A、編輯B、編譯C、綜合D、編程4．QuartusII的圖形設(shè)計文件類型是（B）。A、.vwfB、.bdfC、.vhdD、.v7．在下列可編程器件中，屬于易失性器件的是（C）。A、CPLDB．EPLDC．FPGAD．PAL8．VHDL的WORK庫是用戶設(shè)計的現(xiàn)行工作庫，用于存放（A）的工程項(xiàng)目。A、用戶自己設(shè)計B．公共程序C．共享數(shù)據(jù)D．圖形文件9．包括設(shè)計編譯和檢查、邏輯優(yōu)化和綜合、適配和分割、布局和布線、生成編程數(shù)據(jù)文件等操作的過程稱為（B）。A、設(shè)計輸入B、設(shè)計處理或編譯C、功能仿真D、時序仿真10．不屬于PLD基本結(jié)構(gòu)部分的是（D）。A、與門陣列B．或門陣列C．輸入緩沖器D．與非門陣列11．在VHDL的IEEE標(biāo)準(zhǔn)庫中，預(yù)定義的標(biāo)準(zhǔn)邏輯位數(shù)據(jù)STD_LOGIC有（D）種邏輯值。A、4B．7C．8D．912．VHDL的實(shí)體聲明部分用來指定設(shè)計單元的（D）。A、輸入端口B．輸出端口C．管腳D．以上均可13．在VHDL中，為了使已聲明的數(shù)據(jù)類型、子程序、元件能被其他設(shè)計實(shí)體調(diào)用或共享，可以匯集在（D）中。A、設(shè)計實(shí)體B．子程序C．結(jié)構(gòu)體D．包14．在VHDL中，定義信號名時可以用（C）符號為信號賦初值。A、=：B．=C．:=D．<=15．在VHDL的進(jìn)程語句中，不能在敏感信號表列出的是電路的（C）信號。A、輸入B．時鐘C．輸出D．輸入或輸出二、判斷題（每小題1分，共10分）題目得分二(?)1、VHDL中的子程序有過程和函數(shù)兩種類型，主要區(qū)別是返回值和參數(shù)不同。(?)2、大規(guī)?？删幊踢壿嬈骷饕蠪PGA和CPLD兩類。(?)3、把要在點(diǎn)陣上顯示的漢字用8位二進(jìn)制代碼表示的過程稱為編碼。(?)4、測試結(jié)果完全正確的電路，可以生成符號元件，其擴(kuò)展名為.bsf。(?)5、在VHDL中最常用的庫是IEEE標(biāo)準(zhǔn)庫。(?)6、正弦信號發(fā)生器由地址發(fā)生器（計數(shù)器）、存儲正弦信號數(shù)據(jù)的內(nèi)存和D/A（數(shù)/模）轉(zhuǎn)換電路模塊構(gòu)成。(?)7、時序仿真是在選擇了具體器件并完成布局布線之后進(jìn)行的時序關(guān)系仿真，因此又稱為前仿真。(?)8、比較器是從多路輸入數(shù)據(jù)中選擇一路送至輸出端的邏輯功能部件，是一種多輸入、單輸出的組合邏輯電路。(?)9、VHDL的字符是以單引號括起來的數(shù)字、字母或符號。(?)10、VHDL的標(biāo)識符名必須以漢字開頭，后跟若干字母、數(shù)字或單個下劃線構(gòu)成。三、填空題（每空1分，共25分）1、FPGA器件常用的編程工藝主要有____和____兩種。2、CPLD是指_復(fù)雜可編程邏輯器件__、FPGA是指_現(xiàn)場可編程門陣列__、SOPC是指_可編程片上系統(tǒng)__。***學(xué)院20—20學(xué)年第學(xué)期期考試試卷（C-3-2）考試科目EDA技術(shù)組、命題教師考場學(xué)號考生班級教學(xué)副院長考生姓名電子23-1、2、3裝訂線題目得分三3、被除數(shù)和除數(shù)都是4位的二進(jìn)制除法器，當(dāng)被除數(shù)為零時商等于被除數(shù)的___________；被除數(shù)不為零、除數(shù)為零時商等于___________；被除數(shù)和除數(shù)都為零時商等于被除數(shù)的___________。4、在數(shù)字電路中，需要將具有某種特定含義的信號變成代碼，利用代碼表示具有特定含義對象的過程，稱為__編碼______。編碼器分為__普通_____編碼器和___優(yōu)先______編碼器兩類。5、共陰極數(shù)碼管是指數(shù)碼管內(nèi)部8個發(fā)光二極管的____陰極_____連在一起，作為公共端。6、對于4位一體共陰極數(shù)碼管，若要讓各個數(shù)碼管都能顯示不同的數(shù)字，則必須逐個使相應(yīng)的位選信號為___低電平___，其他位選信號為___高電平_____，并將要顯示的數(shù)字送到數(shù)據(jù)線上。7、VHDL的數(shù)據(jù)對象包括___常量_____、__變量____和__信號_____，用來存放各種類型的數(shù)據(jù)。8、HDL設(shè)計文件由___實(shí)體___、__結(jié)構(gòu)體_____、庫和__程序包___等部分構(gòu)成，其中___實(shí)體____和_結(jié)構(gòu)體____可以構(gòu)成最基本的VHDL程序。9、元件例化語句屬于__并行語句_______，元件例化語句主要用于模塊化的程序設(shè)計中，并且使用該語句可以直接利用以前建立的電路模塊。10、函數(shù)分為函數(shù)首和函數(shù)體兩個部分。在__進(jìn)程_____中，函數(shù)首可以省略，而在___包____中，必須定義函數(shù)首，放在程序包的包首部分，而函數(shù)體放在包體部分。四、簡答題（每小題10分，共30分）題目得分四1．BUFFER與INOUT有何異同？INOUT：相當(dāng)于雙向管腳，是在普通輸出端口基礎(chǔ)上增加了一個三態(tài)輸出緩沖器和一個輸入緩沖器構(gòu)成的，既可以作輸入端口，也可以作輸出端口，但同一時間只能用作輸入或輸出。通常在具有雙向傳輸數(shù)據(jù)功能的設(shè)計實(shí)體中使用，BUFFER：是帶有輸出緩沖器并可以回讀的管腳，是INOUT的子集，同一時間能用作輸入或輸出，能同時出現(xiàn)在賦值運(yùn)算符（<=）的左、右兩側(cè)。2．以下程序描述了一個具有置0、置1、計數(shù)和保持功能的邊沿JK觸發(fā)器，在橫線上填上合適的VHDL的語句完成程序設(shè)計。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYJK1ISPORT(CLK,j,k:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDJK1;ARCHITECTUREaOFJK1IS--結(jié)構(gòu)體的名稱是aSIGNALtmp:STD_LOGIC;--臨時信號tmpbeginPROCESS(CLK,j,k)--敏感信號CLK、j、kBEGINIFCLK'EVENTANDCLK='1'THEN--判斷時鐘上升沿IFj='0'ANDk='0'THENtmp<=tmp;--保持ELSIFj='0'ANDk=’1’THENtmp<='0';--置0ELSIFj='1'ANDk='0'THENtm